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3.3伏高密度CMOS
SUPERSYNC FIFO
262,144 x 9
524,288 x 9
.EATURES ：
IDT72V2101
IDT72V2111
请选择以下内存组织之间：
IDT72V2101
262,144 x 9
IDT72V2111
524,288 x 9
引脚兼容的IDT72V261 / 72V271和IDT72V281 /
72V291 SuperSync的FIFO
10ns的读取/写入周期时间（ 6.5ns访问时间）
固定的低第一个字的数据等待时间
5V输入容限
自动关机最大限度地降低待机功耗
主复位清除整个FIFO
部分复位清除数据，但保留可编程设置
重传操作固定，较低的第一个字的数据等待时间
空，满和半满标志信号FIFO状态
可编程几乎空和几乎全部的标志，每个标志可
默认的两个预选的偏移量1
通过串行或并行方式的程序部分的标志
选择IDT标准时间（使用
EF
和
FF
标志） ，或第一个字秋季
通过定时（使用
OR
和
IR
标志）
输出使能卖出期权数据输出为高阻抗状态
在深度和宽度易于扩展
独立的读写时钟（允许读取和写入
同时进行）
可在64引脚薄型四方扁平封装（ TQFP ）
高性能的亚微米CMOS技术
描述：
该IDT72V2101 / 72V2111是非常深的，高速， CMOS
先入先出（ FIFO ）存储器与时钟频率的读写控制。这些
FIFO中提供了大量的改进，比以前的SuperSync的FIFO ，
包括以下内容：
的一个时钟输入的频率的相对于其他的限制有
被删除。该频率选择引脚（ FS）已被去除，从而
它不再需要来选择其中的两个时钟输入， RCLK或
WCLK ，是在更高的频率下运行。
通过重传操作所需的周期是固定的，现在短。
第一个字数据潜伏期，从时间的第一个字被写入到
空FIFO它可以读取的时间，现在是固定的，短的。 （变量
与潜伏期相关的时钟周期的延迟计算发现
以前SuperSync设备已经在这个SuperSync家庭淘汰。 ）
SuperSync的FIFO特别适合于网络，视频， telecommu-
通信业，数据通信，并且需要缓冲大量其它应用
量的数据。
.UNCTIONAL框图
文
WCLK
D
0
-D
8
LD SEN
输入寄存器
偏移寄存器
FF / IR
PAF
EF /或
PAE
HF
FWFT / SI
写控制
逻辑
RAM阵列
262,144 x 9
524,288 x 9
旗
逻辑
写指针
读指针
输出寄存器
太太
PRS
读
控制
逻辑
RT
RESET
逻辑
RCLK
任
OE
Q
0
-Q
8
4669 DRW 01
该SuperSync FIFO是商标和IDT标志是集成设备技术，Inc.的注册商标。
商用和工业温度范围
2001年集成设备技术有限公司
2001年3月
DSC-4669/2
