256K X 36 ， 512K ×18
3.3V同步SRAM
3.3V的I / O ，突发计数器
流水线输出，单周期取消
x
x
IDT71V67603
IDT71V67803
特点
256K ×36 ， 512K ×18的内存配置
支持高系统速度：
- 166MHz的时钟为3.5ns访问时间
- 150MHz的3.8ns时钟存取时间
- 133MHz的4.2ns时钟存取时间
LBO
输入选择交错或线性突发模式
自定时写周期与全球的写控制（ GW字节
GW）
GW
写使能（ BWE和字节写操作（ BW
BWE ）
BWX ）
BWE
BW
3.3V内核电源
功率下降ZZ输入控制
3.3V的I / O电压（V
DDQ
)
包装在JEDEC标准的100引脚薄型塑料四方
扁平封装（ TQFP ） ， 119球栅阵列（ BGA ）和165细牙
球栅阵列（ FBGA ） 。
x
x
x
x
x
x
描述
该IDT71V67603 / 7803顷组织成高速静态存储器
256K ×36 / 512K X 18 IDT71V67603 / 7803包含SRAM的读写，
数据，地址和控制寄存器。内部逻辑使得SRAM来
生成基于可留待决定自定时写
在写周期的结束。
突发模式功能，提供最高性能水平的
系统设计人员，作为IDT71V67603 / 7803可以提供4个周期的
对于一个单一地址的数据提交到SRAM中。内部突发地址
计数器接收来自所述处理器的第一周期的地址，发起
访问顺序。输出数据的第一个周期将流水线一
周期可在下一时钟上升沿之前。如果突发模式
选择操作（ ADV =低） ，输出的后续三个周期
数据将提供给用户的下一个3个时钟上升沿。该
为了这三个地址的由内部突发计数器定义
和
LBO
输入引脚。
该IDT71V67603 / 7803的SRAM采用IDT最新的高性能
CMOS工艺和被包装在JEDEC标准14毫米X 20毫米100-
针薄塑料四方扁平封装（ TQFP ） ，一个119的球栅阵列（BGA ）和165
细间距球栅阵列（ FBGA ） 。
引脚说明摘要
A
0
-A
18
CE
CS
0
,
CS
1
OE
GW
BWE
BW
1
,
BW
2
,
BW
3
,
BW
4
(1)
CLK
ADV
ADSC
ADSP
LBO
ZZ
I / O
0
-I / O
31
， I / O
P1
-I / O
P4
V
DD
, V
DDQ
V
SS
地址输入
芯片使能
芯片选择
OUTPUT ENABLE
全局写使能
字节写使能
单个字节写入选择
时钟
突发地址进展
地址状态（高速缓存控制器）
地址状态（处理器）
线性/交错突发订单
睡眠模式
数据输入/输出
核心电源， I / O电源
地
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
I / O
供应
供应
同步
同步
同步
异步
同步
同步
同步
不适用
同步
同步
同步
DC
异步
同步
不适用
不适用
5310 TBL 01
注意：
1.
BW
3
和
BW
4
是不适用的IDT71V67802 。
2004年9月
1
2004集成设备技术有限公司
DSC-5310/06
