256K X 36 ， 512K ×18

3.3V同步ZBT SRAM的

ZBT 功能

3.3V的I / O ，突发计数器

流水线输出

x

x

x

x

x

x

x

x

x

x

x

x

x

IDT71V65603

IDT71V65803

特点

256K ×36 ， 512K ×18的内存配置

支持高性能系统的运行速度 - 150MHz的

（ 3.8ns时钟到数据访问）

ZBT

TM

特点 - 读和写周期之间无死循环

内部同步输出缓冲器能消除

需要控制

OE

单R / W （读/写）控制引脚

正时钟边沿触发的地址，数据和控制

信号注册了全流水线的应用

4字突发能力（交错或线性）

单个字节写（ BW

1

-

BW

4

）控制（可配合活动）

三芯片使简单的深度扩张

3.3V电源（ ± 5 ％ ）

3.3V的I / O电压（V

DDQ

)

功率下降ZZ输入控制

包装在JEDEC标准的100引脚塑料薄型四方

扁平封装（ TQFP ） ， 119球栅阵列（ BGA ）和165细牙

球栅阵列（ FBGA ） 。

描述

该IDT71V65603 / 5803顷3.3V高速9437184位

（ 9兆位）同步SRAM 。他们的目的是消除死巴士

车削循环时，公交车周围的读取和写入，或写入和

读取。因此，他们已获得的名称ZBT

TM

或零总线周转。

地址和控制信号被施加到SRAM中一个时钟

周期，并且两个周期后，相关联的数据的周期发生时，不论是读或写。

该IDT71V65603 / 5803包含数据的I / O ，地址和控制信号

寄存器。输出使能是唯一的异步信号，并且可以使用

禁止输出在任何给定的时间。

时钟使能（ CEN ）引脚允许IDT71V65603 / 5803的操作

只要有必要暂停。所有同步输入被忽略时，

（ CEN ）高，内部设备寄存器将保持其先前的值。

有三个芯片使能引脚（ CE1，CE2，

CE2)

允许用户

在需要时取消该设备。如果这三个中的任何一个都未被断言

当ADV / LD为低时，没有新的存储器操作可以被发起。不过，

任何挂起的数据传输（读或写）将完成。数据总线

将三态，两个周期的芯片被取消或写操作开始后。

该IDT71V65603 / 5803有一个片上串计数器。在突发

模式中， IDT71V65603 / 5803可以提供4个周期的数据为一个单一的

地址提供给SRAM中。色同步信号序列的顺序是

由定义

LBO

输入引脚。该

LBO

针和线之间的选择

交错突发序列。在ADV / LD信号用于加载一个新的

外部地址（ ADV / LD = LOW）或增加内部突发计数器

（ ADV / LD =高） 。

该IDT71V65603 / 5803 SRAM采用IDT最新的高性能

CMOS工艺制造，并且被包装在JEDEC标准14毫米X 20毫米100-

针薄塑料四方扁平封装（ TQFP ），以及一个119球栅阵列（BGA）和

165细间距球栅阵列（ FBGA ） 。

引脚说明摘要

A

0

-A

18

CE

1

，CE

2

,

CE

2

OE

读/写

CEN

BW

1

,

BW

2

,

BW

3

,

BW

4

CLK

ADV / LD

LBO

ZZ

I / O

0

-I / O

31

， I / O

P1

-I / O

P4

V

DD

, V

DDQ

V

SS

地址输入

芯片使

OUTPUT ENABLE

读/写信号

时钟使能

单个字节写入选择

时钟

提前破灭地址/加载新地址

线性/交错突发订单

睡眠模式

数据输入/输出

核心电源， I / O电源

地

输入

输入

输入

输入

输入

输入

输入

输入

输入

输入

I / O

供应

供应

同步

同步

异步

同步

同步

同步

不适用

同步

STATIC

异步

同步

STATIC

STATIC

5304 TBL 01

ZBT和零总线周转是为Integrated Device Technology ， Inc.的商标，该架构支持美光科技和摩托罗拉公司

2002年12月

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2002集成设备技术有限公司