IDT70V26S/L
高速16K ×16双口静态RAM
工业和商业温度范围
写操作可以通过搭售可以防止一个端口
忙
引脚
该端口低。
该
忙
在主模式下的IDT 70V26 RAM的输出，是
推挽式输出，并且不需要上拉电阻器来操作。
如果这些RAM深入正在扩大，那么
忙
迹象
对于所得到的阵列需要使用外部与门的。
宽度与扩展
忙
逻辑
主/从阵列
如果在使用扩展的IDT70V26 RAM阵列的宽度
忙
逻辑，一个主部件，用于决定在RAM的哪一侧
数组将接收
忙
指示，并输出指示。任何
解码器
主
CE
双端口
内存
忙
L
忙
R
SLAVE
CE
双端口
内存
忙
L
忙
R
忙
L
主
CE
双端口
内存
忙
L
忙
R
SLAVE
CE
双端口
内存
忙
L
忙
R
忙
R
2945 DRW 16
图3.占线和芯片使能路由为两个宽度和深度扩展
与IDT70V26的RAM 。
在相同的地址范围作为要处理的从站的数目
主使用
忙
信号作为写禁止信号。因而在
IDT70V26的SRAM
忙
引脚是输出，如果一部分被用作一个
主站（ M / S引脚= H），和所述
忙
引脚是输入，如果部分用作
一个从站（ M / S引脚= L），如示于图3 。
如果使用两个或更多的主件的宽度扩大时，一
分裂的决定可能会导致同一个主指示
忙
在一侧上
数组和另一个主机的说明
忙
在一个其它方
的阵列。这从部分为一个端口禁止写操作
一个字，然后从另一端口为字禁止写入操作。
该
忙
仲裁，对主，是基于该芯片的使能和
唯一地址信号。它忽略了一个访问是否是读还是写。
在主/从数组中，这两个地址和芯片使能必须有效
足够长的时间了
忙
标志为从主输出之前
实际写入脉冲可以与任一的R / W信号或字节来启动
启用。如果不遵守这个时间可能会导致内部glitched
写在从抑制信号和损坏的数据。
是完全相互独立的。这意味着它们的活性
在没有办法的左侧端口上减缓了正确的端口的访问时间。两
端口在功能上的标准CMOS静态RAM和罐相同
被读取或写入时，在同一时间，唯一的可能
从同时写入的，或同时产生的冲突
读/写的，非旗语位置。信号量是亲
tected对这种模糊的情况，并且可以使用的
系统程序，以避免在非信号部分的任何冲突
的双端口SRAM 。这些器件具有一个自动加电
断特性所控制
CE，
双端口SRAM实现，并
扫描电镜，
信号量实现。该
CE
和
SEM
片上电源引脚控制
断电路，允许各端口进入待机模式
当没有选择。这是表示在真值表的状态
我在哪里
CE
和
SEM
都是高电平。
它可以最好地利用IDT70V26系统包含多个
的处理器或控制器，并且通常非常高速的系统
这是软件控制或软件密集。这些系统
可以从由IDT70V26的提供了一个性能提高中获益
硬件信号灯，它提供了一个锁定机制不
无需复杂的编程。
处理器之间的软件握手提供了最大的
通过允许共享资源系统的灵活性，以被分配在
不同的配置。该IDT70V26不使用它的信号灯
标志通过硬件来控制任何资源，从而允许
系统设计总灵活性的系统架构。
使用信号量，而不是更常见的优点
硬件仲裁的方法是等待状态永远不会发生
在这两种处理器。这可以证明是一个重大的优点，很
高速系统。
如何将信号旗工作
该信号的逻辑是一组八个锁存器这是indepen-
凹陷的双端口SRAM中。这些锁存器可以被用来传递一个标志
或标记，从一个端口到另一个时，表示一个共享资源
正在使用中。该信号量提供了硬件辅助的使用
分配方法被称为“令牌传递分配。 ”在这种方法中，
一个信号锁存器的状态被用作标记，指示共享
资源在使用中。如果左处理器希望使用该资源，它
通过设置锁存器请求令牌。该处理器然后验证它
成功通过读取其设置的锁。如果它是成功的，它
进到假定在共享资源的控制。如果它不是
成功地设置锁存器，它确定在右侧
处理器首先设置锁存器，具有标记和正在使用的共享
资源。左处理器然后可重复请求
信号量的状态或删除其请求的信号量
执行其他任务，偶尔尝试再次获得控制
经由集和测试序列的标记。一旦右侧有
放弃的道理，左侧应在获得控制成功。
信号灯标志是低电平有效。令牌的请求
写入零到信号锁存和被释放时相同的
侧写一到锁存器。
八大信号旗驻留在该IDT70V26内
从双端口SRAM的单独的内存空间。此地址
空间是通过在将一个低电平输入访问
SEM
销（充当
作为芯片选择信号量标志） ，并使用其他控制
销（地址，
OE ，
和R / W ），因为它们会在访问中使用
SEMAPHORES
该IDT70V26是一个非常快速的双端口16K ×16的CMOS
一个额外的8个地址位置的静态RAM ，致力于为二进制
信号旗。这些标志允许任一处理器上的左侧或右侧
双端口SRAM的一面声称比其他特权
处理器，用于由系统设计者的软件定义的功能。如
一个例子，信号可以由一个处理器来抑制
其他访问双端口SRAM或任何其它的部分
共享资源。
双端口SRAM具有快速存取时间，这两个端口
6.42
14
