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PD703100-33 ， 703100-40 ， 703101-33 ， 703102-33
3.功能块
3.1内部单位
3.1.1 CPU
该CPU采用5级流水线控制，单时钟周期内执行地址计算，算术逻辑
运算，数据传输以及几乎所有其他指令处理。
其他专用的片上硬件，如乘法器（16位
×
16位
→
32位或32位
×
32位
→
64
位）和桶式移位器（ 32位），帮助加速复杂指令的处理。
3.1.2总线控制单元（ BCU ）
在BCU的开始基于由CPU获取的物理地址所需要的外部总线周期。当一个
指令是从外部存储区获取和CPU不发送总线周期开始请求时， BCU
产生预取地址和预取指令代码。预取的指令代码被存储在一个
CPU的内部指令队列中。
在BCU包含DRAM控制器（ DRAMC ） ，页ROM控制器和DMA控制器（DMAC） 。
（一） DRAM控制器（ DRAMC ）
DRAM控制器产生的RAS ， UCAS和LCAS信号（ 2CAS控制）和控制访问
DRAM 。
它支持高速页面DRAM和EDO DRAM ，并有两种类型的循环，用于访问的DRAM 。
这些类型的周期被称为正常访问（关闭页）和页面访问（对页） 。
DRAM控制器还具有与所述的CBR刷新周期相关联的刷新功能。
（二）第ROM控制器
页面ROM控制器支持访问ROM具有网页访问功能。
它比较了在与前一总线周期的地址，并控制等待正常访问（摘
页）和页面访问（上页） 。页面ROM控制器可以支持的8至64个字节的页面大小。
（三）的DMA控制器（DMAC）
存储器和代替CPU的一个I / O设备之间的DMA控制器传输数据。
这两个地址的模式是飞掠（ 1周期）传输和双周期转移。三巴模式单一
传输，单步传输和块传输。
3.1.3 ROM
该
PD703101-33含有96千字节的掩模ROM ，以及
PD703102-33包含128字节掩膜ROM 。
CPU可以访问ROM中在一个时钟周期时，一个指令被取出。
当单芯片模式设定值为0 ， ROM被映射到地址空间开始于00000000H 。当单芯片
模式1时， ROM被映射到地址空间开始于00100000H 。当缺少ROM模式为0或1时，
ROM不能被访问。
该
PD703100-33和
PD703100-40没有内部ROM 。
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初步数据表U13995EJ1V0DS00
