功能概述
3.5.1 IFR和IER寄存器
中断使能寄存器（ IER0和IER1 ）控制，中断将被屏蔽，或在启用
正常操作。中断标志寄存器（ IFR0和IFR1 ）包含标志位的中断是
目前正在申请中。
调试中断使能寄存器（ DBIER0和DBIER1 ）仅用于当CPU
暂停
在
实时仿真模式。如果CPU是
运行
在实时模式下，标准的中断处理程序（ IER0 / 1）
使用和DBIER0 / 1都被忽略。
在DBIER0 / 1允许可屏蔽中断被定义为一个时间关键的中断。当CPU停止
在实时模式中，提供服务的唯一的中断是在同时启用时间关键中断
中断使能寄存器（ IER0或IER1 ）
写DBIER0 / 1来启用或禁用时间关键中断。要启用中断，设置其相应的
位。要禁用中断，清除其相应的位。需要注意的是DBIER0 / 1不受软件复位
指令或由DSP硬件复位。使用实时仿真模式之前初始化这些寄存器。
这些寄存器为每个中断的位布局示于图3-7。
15
DMAC5
14
DMAC4
13
XINT2
12
RINT2
11
INT3
10
DSPINT
9
DMAC1
8
版权所有
7
XINT1
6
RINT1
5
RINT0
4
TINT0
3
INT2
2
INT0
1
版权所有
0
图3-7 。 IFR0 ， IER0 ， DBIFR0和DBIER0位的位置
该IFR1 （中断标志寄存器1 ）和IER1 （中断使能寄存器1 ）位布局如图
图3-8 。
15
版权所有
11
10
RTOS
9
DLOG
8
BERR
7
INT5
6
TINT1
5
DMAC3
4
DMAC2
3
INT4
2
DMAC0
1
XINT0
0
INT1
图3-8 。 IFR1 ， IER1 ， DBIFR1和DBIER1位的位置
3.5.2中断时序
外部中断（ NMI和的INTx ）被自动同步到CPU。中断输入是
采样CPU时钟的下降沿。在1-0-0-0连续中断引脚的序列
是必需的周期被检测到一个中断。因此，最小的低脉冲的持续时间的外部
中断的5510是三个CPU时钟周期。
2000年6月 - 修订2004年7月
SPRS076J
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