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TMS320F2808 ， TMS320F2806
TMS320F2801 ， UCD9501
数字信号处理器
SPRS230F - 2003年10月 - 修订2005年9月
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6.9.7.1
ADC的电控制位时序
ADC上电延时
PWDNBG
ADC准备转换
PWDNREF
t
D（ BGR ）
PWDNADC
请求
ADC
转变
t
D（ PWD ）
图6-21 。 ADC的电控制位时序
表6-37 。 ADC电延时
参数
(1)
t
D（ BGR ）
t
D（ PWD ）
延迟时间为带隙基准是稳定的。 7位和第6 ADCTRL3的
寄存器（ ADCBGRFDN1 / 0）必须被设置为1之前的PWDNADC位有效。
延迟时间为关断控制是稳定的。为带隙比特延迟时间
参考是稳定的。 7位和第6 ADCTRL3寄存器（ ADCBGRFDN1 / 0 ）
必须设置为1之前的PWDNADC位有效。位ADCTRL3 5
注册（ PWDNADC ）必须设置为1的任何ADC转换启动之前。
20
民
典型值
5
50
1
最大
单位
ms
s
ms
(1)
时刻保持兼容性的281X ADC模块。了280x ADC还支持驱动所有3位在同一时间和等待
t
D（ BGR ）
第一次转换前毫秒。
表6-38 。电流消耗为不同的ADC配置（ 12.5 MHz的ADCCLK ）
(1) (2)
ADC工作模式
A模式（工作模式） ：
模式B ：
条件
BG和REF启用
PWD禁用
ADC时钟启用
BG和REF启用
PWD启用
ADC时钟启用
BG和REF关闭
PWD启用
ADC时钟被禁用
BG和REF关闭
PWD启用
V
DDA18
30
9
V
DDA3.3
2
0.5
单位
mA
ma
模式C ：
5
20
A
模式D ：
5
15
A
(1)
(2)
测试条件：
SYSCLKOUT = 100 MHz的
ADC模块的时钟= 12.5兆赫
ADC进行连续16个通道的A模式的转换
V
DDA18
包括当前为V
DD1A18
和V
DD2A18
. V
DDA3.3
包括当前为V
DDA2
和V
DDAIO
.
110
电气规格
