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数据表
1999年6月
ORCA
2系列的FPGA
销信息
（续）
表17.引脚说明
（续）
符号
I / O
描述
专用引脚特殊功能引脚（成为用户I / O后CON组fi guration ）
（续）
M0, M1, M2
I
在上电和初始化， M0 -M2是用来选择CON组fi guration模式
与他们的价值观锁存INIT的上升沿。请参阅表7为CON组fi guration
模式。在CON连接配置中，上拉使能，并CON组fi guration后，该引脚
用户可编程I / O * 。
在上电和初始化，M3是用来选择由内部振荡器的速度
器在CON连接的配置中，将它的值锁存INIT的上升沿。当M3是
低时，振荡频率为10MHz 。当M3为高电平时，振荡器为1.25MHz 。
在CON连接配置中，上拉使能，并CON组fi guration后，该引脚是一个用户亲
可编程I / O引脚* 。
如果边界扫描时，这些引脚测试数据，测试时钟，以及测试模式选择
输入。如果边界扫描没有被选择，所有的边界扫描功能被抑制一次
CON组fi guration完成，而这些引脚是用户可编程I / O引脚。即使
边界扫描没有被使用，无论是TCK ，TMS ，或必须处于逻辑1时CON组fi gura-举行
化。每个引脚都有上拉过程中CON组fi guration *启用。
高在CON组fi guration输出高电平，直到CON组fi guration完成。它被用作一个
控制输出指示的配置是不完整的。配置完成后，该引脚为
用户可编程I / O引脚* 。
在低CON组fi guration输出低电平，直到CON组fi guration完成。它被用作一个
控制输出指示的配置是不完整的。配置完成后，该引脚为
用户可编程I / O引脚* 。
INIT是之前和期间CON组fi guration双向信号。在CON连接配置中，一
拉被启用，但一个外部上拉电阻。作为一个低电平有效
漏极开路输出， INIT是权力的稳定和内部清算期间保持低电平
内存。作为一个活跃的低投入， INIT持有FPGA在等待状态开始之前
配置。配置完成后，该引脚是用户可编程I / O引脚* 。
CS0， CS1 ，WR， RD被用在异步外围设备CON组fi guration模式。该
FPGA时选择CS0低， CS1高。当选择一个低的写
选通，WR加载D上的数据[7：0 ]输入到内部数据缓冲器。 WR ， CS0和
CS1也被用作芯片在从并行模式选择。
在RD低D7改变成状态输出。作为状态指示，指示高
准备好和低表明忙。 WR和RD不能同时使用。如果他们
是，写选通覆盖。在CON连接配置中，上拉使能，和反对后，
网络配置中，引脚是用户可编程I / O引脚* 。
A[17:0]
O
在主并行CON组fi guration模式， A [ 17 ： 0 ]解决CON组fi guration EPROM 。
在CON连接配置中，上拉使能，并CON组fi guration后，该引脚为用户自
可编程I / O引脚* 。
在主并行，外设和从并联配置模式， D [ 7 ： 0 ]
收到CON组fi guration数据和每个引脚都有上拉使能。后CON连接配置中，该
引脚是用户可编程I / O引脚* 。
在配置过程中， DOUT为串行数据输出，可以驱动的菊花的DIN
链从LCA的设备。上的CCLK的下降沿数据从DOUT变化。
后CON连接配置中， DOUT是用户可编程I / O引脚* 。
M3
I
TDI ， TCK ， TMS
I
HDC
O
最不发达国家
O
INIT
I / O
CS0 ， CS1 ， WR ， RD
I
D[7:0]
I
DOUT
O
* FPGA的国家操作部分包括如何在启动过程中控制这些信号的详细信息。所做的时机
释放是由一组位流的选择，并同时释放所有其它配置管脚的定时（以及爱科特控制
所有用户I / O ）的VATION由第二组选项的控制。
朗讯科技公司
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