IDT72V3686 / 72V3696 / 72V36106 3.3V CMOS三路BUS SyncFIFO
TM
具有总线匹配16,384 ×36× 2 ， 32768 ×36× 2 ， 65 ， 536 ×36
商业级温度范围
t
CLK
t
CLKH
t
CLKL
CLKC
t
ENS2
MBC
t
ENS2
WENC
IRC
C0-C17
CLKA
ORA
CSA
W / RA
工商管理硕士
ENA
t
A
A0-A35
旧数据在FIFO2输出寄存器
W1
4676 DRW 20
t
ENH
t
ENH
高
t
DS
写1
t
DH
t
DS
写2
t
DH
(1)
t
SKEW1
t
CLK
t
CLKH
t
CLKL
1
2
3
t
REF
t
REF
FIFO2空
低
低
低
t
ENS2
t
ENH
注意事项：
1. t
SKEW1
是一个上升CLKC边缘与上升CLKA边缘为ORA过渡HIGH和到时钟的下一个单词的FIFO2的输出寄存器中的3 CLKA的周期之间的最小时间。
如果CLKC边缘和上升CLKA边缘之间的时间小于吨
SKEW1
， ORA高的第一个字的负载给输出寄存器，然后在过渡，并且可以发生1 CLKA
周期晚于所示。
2.如果端口C的大小是字或字节，T
SKEW1
被引用到上升CLKC边缘写入的长型字的最后一个字或字节写入，分别。
图18. ORA标志时序和第一个数据字告吹时FIFO2是空的（ FWFT模式）
27
