IDT71V432 ， 32K ×32 CacheRAM
3.3V同步SRAM与突发计数器，单周期取消
商用和工业温度范围
引脚德网络nitions
(1)
符号
A
0
–A
14
ADSC
引脚功能
地址输入
地址状态
（高速缓存控制器）
地址状态
（处理器）
突发地址进展
I / O
I
I
活跃
不适用
低
描述
同步地址输入。地址重新gister通过组合触发
CLK的上升沿和
ADSC
或低
ADSP
低，
CE
低。
同步广告长裙状态，从高速缓存控制器。
ADSC
是低电平有效
输入端，用于加载该加载RESS注册到新的地址。
ADSC
is
通过NOT门控
CE 。
同步地址状态的处理器。
ADSP
是低电平有效的输入是
用于装载地址寄存器以新的地址。
ADSP
通过门控
CE 。
同步地址进展。
ADV
是用于将低电平输入
推进内部突发计数器，共同ntrolling初始后突发存取
地址被加载。当此输入为高电平突发计数器不递增;
即，不存在地址前进。
同步字节写使能门的字节写入输入
BW
1
-BW
4
。如果
BWE
is
低在CLK的上升沿，则
BW
X
输入被传递到下一个阶段
的电路。字节写操作仍然可以阻止的话
ADSP
为低电平时的上升沿
CLK 。如果
ADSP
为HIGH和
BW
X
为低电平，在CLK的上升沿则数据将
被写入到SRAM中。如果
BWE
为高，字节写输入被封锁
只有
GW
可以启动一个写周期。
同步字节写使能。
BW
1
控制I / O （ 7 ： 0 ）
BW
2
控制I / O （ 15 ： 8 ）
等任何活动的字节写操作会导致禁用所有输出。
ADSP
低
禁用所有字节写入。
BW
1
-BW
4
必须满足规定的建立和保持时间
相对于CLK的。
同步芯片使能。
CE
采用与CS
0
和
CS
1
使
IDT71V432.
CE
同时门
ADSP 。
这是时钟输入到IDT71V432 。该设备的所有时序参考。
相对于这个输入作出。
同步高电平有效的片选。 CS
0
用于与
CE
和
CS
1
启用
该芯片。
同步低电平有效的片选。
CS
1
用于与
CE
和CS
0
启用
该芯片。
Synchrono我们全球的写使能。该输入将写入所有4个8位字节数据
当低电平CLK的上升沿。
GW
将取代单个字节写入
启用。
同步数据输入/输出（ I / O）引脚。两个数据输入路径和输出的数据
路径被登记并通过CLK的上升沿触发。
异步一阵为了塞莱ction DC输入。当
LBO
为高的交错
（英特尔）突发序列被选中。当
LBO
为低线性（ PowerPC）下一阵
顺序被选择。
LBO
是一个静态直流输入，并且不能更改状态，而
设备运行。
异步输出使能。当
OE
为低电平时，数据输出驱动器
在I / O引脚使能。
OE
在内部由驱动A D elay电路选通
CE，
CS
0
和
CS
1
。在双存储模式下，当用户正在使用的两个存储体
IDT71V432和来回切换它们之间使用
CE，
内部
去打好电路延迟
OE
通过一个循环来激活数据输出驱动器的
防止银行之间的总线争用。当单一银行模式下使用
CE，
CS
0
和
CS
1
都绑活跃，也没有输出使能延时。当
OE
is
高的I / O引脚处于高阻抗状态。
3.3V电源输入。
接地引脚。
异步睡眠模式的输入。 ZZ HIGH将门CLK内部和电源
下IDT71V432其功耗最低水平。数据保存
保证在睡眠模式。
3104 TBL 02
ADSP
ADV
I
I
低
低
BWE
字节写使能
I
低
BW
1
-
BW
4
单个字节
写入启用
I
低
CE
CLK
CS
0
CS
1
芯片使能
时钟
片选0
片选1
I
I
I
I
低
不适用
高
低
GW
全局写使能
I
低
I / O
0
-I / O
31
LBO
数据输入/输出
线性突发顺序
I / O
I
不适用
低
OE
OUTPUT ENABLE
I
低
V
DD
V
SS
ZZ
电源
地
睡眠模式
不适用
不适用
I
不适用
不适用
高
注意：
1.所有的同步输入必须符合规定的建立和保持时间相对于CLK 。
6.42
2
