AD9760
在失真性能的提高变得更
作为重建波形的频率成分显著
形式增加。这是由于第一订单取消的
各种动态共模失真机制， digi-
TAL馈通和噪音。
通过执行差分至单端转换
变压器还提供递送再两倍的能力
构建信号向负载供电（即假设没有源
终止） 。由于我的输出电流
OUTA
我
OUTB
是
互补的，他们成为加时处理differ-
entially 。一个正确选择变压器将允许AD9760
提供所需要的功率和电压电平，以不同
负载。参阅运用AD9760部分的例子
不同的输出配置。
I的输出阻抗
OUTA
我
OUTB
通过确定
在PMOS的等效并联组合开关associ-
ated与电流源和通常为100 kΩ的并联
采用5 pF 。也略微依赖于输出电压
（即，V
OUTA
和V
OUTB
）由于PMOS器件的性质。
其结果是，维持我
OUTA
和/或I
OUTB
在虚拟接地
经由第四运算放大器CON组fi guration将导致最佳的直流
线性度。需要注意的INL / DNL规格为AD9760是
与我测
OUTA
通过维持在虚地
运算放大器。
I
OUTA
我
OUTB
也有消极和积极的COM电压
必须坚持到为了实现opti-顺应性范围
妈妈的表现。的负输出范围的合规性
-1.0 V通过CMOS工艺的击穿极限设置。
操作时超过该最大极限可能导致突破性
断输出级，并影响AD9760的可靠性。
正输出遵范围稍微依赖
满量程输出电流I
OUTFS
。它略微降低，从
其标称1.25 V的I
OUTFS
= 20 mA至1.00 V为
I
OUTFS
= 2毫安。一个最佳的失真性能
单端或差分输出时实现的最大
在我满量程信号
OUTA
我
OUTB
不超过0.5V。 AP-
要求AD9760的输出（即，V并发症
OUTA
和/或
V
OUTB
），以扩大其输出顺从电压范围应大小为R
负载
因此。超出此范围的合规性将进
versely影响AD9760的线性性能之后，又
吸收的敷料降低其失真性能。
数字输入
时钟周期，只要在指定的最小时间，满足
尽管这些过渡边缘的位置可以影响数字
馈电引线和失真性能。
最佳性能
典型地实现时的下降沿输入数据转换
的50％的占空比时钟信号。
数字输入与CMOS逻辑阈值兼容，
V
门槛
设定为约一半的数字正电源
（ DVDD ）或
V
门槛
= DVDD / 2
(± 20%)
在AD9760的内部数字电路能够能操作的
阿婷在2.7 V至5.5 V的数字电源范围内。结果，
数字输入也可以容纳TTL电平，当
DVDD被设置以容纳最大高电平电压
V
OH的（最大）
。 3 V至3.3 V A DVDD通常可以确保适当的
与大多数TTL逻辑系列兼容。图46示出了
等值的数字输入电路，用于将数据和时钟输入端。
睡眠模式的输入是与它CON组异常相似
tains有源下拉电路，从而确保AD9760
保持启用状态，如果这个输入断开。
DVDD
数字
输入
图46.等效数字输入
由于AD9760能够被更新，最高可达125 MSPS ，
时钟和数据输入信号的质量是很重要
实现最佳性能。数字化的驱动程序
数据接口电路应被指定为满足微型
在AD9760的妈妈建立和保持时间，以及其需要
最小/最大输入逻辑电平阈值。通常情况下，选择
最慢的逻辑系列满足上述条件，将
产生最低数据馈通和噪声。
数字信号路径应尽可能短，并运行长度
匹配，以避免传播延迟不匹配。的插入
一个低值电阻器网络（即， 20
100
)
之间的
AD9760的数字输入和输出驱动器可以在有帮助的
任何减少超调及振铃的数字输入，
导致数据馈通。对于更长的运行长度和高
数据更新速率，适当的端接带状线技术
电阻器，应考虑到保持“清洁”的数字输入
放。此外，具有减少的逻辑摆动操作AD9760和
一个相应的数字电源（ DVDD ）也将减少数据
馈通。
外部时钟驱动器电路应该提供AD9760
具有低抖动时钟输入满足最小/最大的逻辑电平
同时提供快速边沿。快速时钟边沿将有助于减少
任何抖动，这将表现为相位噪声在recon-
structed波形。因此，该时钟输入应该被驱动
最快逻辑系列适合于应用。
在AD9760的数字输入由10个数据输入引脚和一个
时钟输入引脚。 10位并行数据输入遵循标准
正二进制编码，其中DB9是最显著位
（MSB） ，而DB0是至少显著位（LSB） 。我
OUTA
亲
得到最满量程输出电流，当所有数据位都在
逻辑1.我
OUTB
生产的全互补输出
缩放的两个输出之间的电流分流为一体的一个函数
输入代码。
该数字接口被使用来实现一个边沿触发
主从锁存器。 DAC输出更新后的
上升的时钟的边缘，如图1和被设计为
支持时钟速率高达125 MSPS 。该时钟可以
在满足指定锁存脉冲 - 任何占空比工作
宽度。在建立和保持时间，也可以在不同的
–14–
版本B
