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AS7C33256PFS32A
AS7C33256PFS36A
信号说明
信号
CLK
A, A0, A1
I / O
I
I
性能
时钟
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
ASYNC
STATIC
ASYNC
-
描述
时钟。除了OE ， ZZ ， LBO所有的输入是同步的这个时钟。
地址。采样时，所有的芯片都能够积极ADSC或ADSP断言。
数据。当芯片被使能和OE激活驱动作为输出。
主控芯片使能。采样时钟边沿时， ADSP和ADSC有效。当CE0
处于非活动状态， ADSP被阻止。参考同步真值表为更
信息。
同步芯片使。高电平有效和低电平有效，分别为。采样
时钟边沿时， ADSC有效，或当CE0和ADSP活跃。
地址选通处理器。置为低电平来加载一个新的总线地址，或进入待机
模式。
地址选通控制。置为低电平来加载一个新的地址或进入待机
模式。
提前。低电平持续一阵读/写。
全局写使能。置为低电平写入所有32/36位。当HIGH ， BWE和
BW [ A：D ]控制写使能。
字节写使能。置为低电平与GWE = HIGH ，使体重的影响[ A：D ]
输入。
写使能。用于控制单个字节写入时GWE = HIGH和BWE =
低。如果有BW的[ A：D ]是活跃GWE = HIGH和BWE = LOW周期是
写周期。如果所有BW [ A：D ]无效的周期是一个读周期。
异步输出使能。 I / O引脚被驱动时， OE处于活动状态，芯片处于
阅读模式。
选择连拍模式。当连接到V
DD
或悬空，设备遵循交错突发
顺序。当驱动为低电平，器件如下的线性突发顺序。
这个信号是内部
拉高。
贪睡。放置器件进入低功耗模式;数据将被保留。连接至GND ，如果未使用。
无连接
DQ [A，B ， C，D ]的I / O
CE0
CE1 ， CE2
ADSP
ADSC
ADV
GWE
BWE
I
I
I
I
I
I
I
BW [A，B ， C，D ]我
OE
LBO
ZZ
NC
I
I
I
-
贪睡模式
暂停模式是低电流，其中，所述装置被取消和电流掉电模式减少到我
SB2
。的持续时间
暂停模式是由时间的长短ZZ处于高状态所决定的。
该ZZ引脚是异步的，积极的高投入，导致设备进入暂停模式。
当ZZ引脚变为逻辑高电平，我
SB2
经过时间t可保证
ZZI
得到满足。进入暂停模式，所有输入除ZZ后
被禁止，所有输出到高阻。任何操作进入暂停模式时挂起，不能保证成功完成。
因此，暂停模式（读或写）不能启动，直到有效的未决操作完成。同样，在退出的时候
吨在暂停模式
PUS
只有取消选定或读周期，而SRAM被转换了瞌睡模式应给予。
11/30/04, v.3.1
半导体联盟
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