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斯巴达和Spartan-XL系列现场可编程门阵列
R
X2
0 1
2
3
4
5
6
7
8
9 10 11 12 13 14
X15
X16
15
在串行数据
多项式： X16 + X15 + X2 + 1
1
1
1
1
1
0 15 14 13 12 11 10 9
开始位
8
7
6
5
最后一个数据帧
CRC - 校验
回读数据流
DS060_29_080400
图29：
电路，用于产生CRC- 16
配置顺序
有在Spartan / XL电四个主要步骤CON-
组fi guration序列。
配置存储器清除
初始化
CON组fi guration
启动
低。在这段时间内，或只要在程序
输入后，可将CON组fi guration逻辑是一个反面的网络连接G-举行
uration清除内存状态。配置内存
帧连续初始化，使用内部振荡
荡器。
在每一个完整的合格通过帧结束
寻址，电源接通超时延迟电路和
在PROGRAM引脚的电平进行测试。如果既不是断言，
逻辑启动配置过程中的一个附加信息交换
帧，然后测试INIT输入。
全过程示于
图30 。
配置存储器清除
当电源第一次应用，或重新应用到FPGA中，
内部电路势力初始化CON组fi guration逻辑。
当V
CC
达到操作电平，并且所述电路
通过写和读的样本对CON连接gu-测试
日粮位，时间延迟开始。这个时间延迟是公称
应受16毫秒。延迟长达四倍时，在主
串行模式，允许有足够的时间对所有的奴隶到达台站
BLE V
CC
。当所有的INIT引脚被连接在一起，作为recom-
谁料，最长延迟优先。因此，
具有不同的时间延迟装置可以容易地混合和
匹配的菊花链。
这个延迟是仅在上电时施加。它不施加
通过脉冲PROGRAM引脚重新配置FPGA时，
初始化
在初始化和配置，用户销HDC ，最不发达国家，
该系统INIT和DONE提供状态输出接口
脸上。输出最不发达国家， INIT和DONE都保持为低电平，
HDC是在电源的初次申请举办高启动。
最终完成初始化后，开漏INIT引脚被释放
化通过帧地址。有一个deliber-
吃之前延迟一个主模式的设备能够识别的
不活跃INIT 。两个内部时钟后， INIT引脚recog-
认列之为高，该器件样品MODE引脚来确定
挖掘的配置模式。适当的接口
线条变得活跃，配置和序言
数据可以被加载。
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DS060 （ V1.6 ） 2001年9月19日
产品speci fi cation
