麦克雷尔
发条
SY10E195
SY100E195
应用信息
地址总线（ A0 - A6 ）
A
7
D
6
D
2
D
4
D
5
D
3
D
4
D
7
D
2
D
1
D
0
LEN
VEE
输入
IN
E196
芯片＃ 1
VCC
VCCO
Q
Q
VCCO
D
3
D
1
D
0
LEN
VEE
IN
E196
芯片＃ 2
VCC
VCCO
Q
产量
Q
VCCO
级联
级联
VBB
VBB
图1.级联互连架构
级联多个E195s
为了增加E195的可编程范围，
内部级联电路已被列入。该电路
允许多个E195s的无级联
无需任何外部选通。此外，这种能力
要求每个加入E195只多了一个地址线。
显然，级联多个的pdc将导致较大的
可编程范围;然而，这种增加是在
牺牲一个较长的最小延迟。
图1示出了用于互连方案
级联两个E195s 。如可以看到的，这个方案可以
很容易地扩展为更大的E195链。对D
7
输入
在E195是串级控制引脚。与
图1中，在D的互连方案
7
被置位，它
信号需要一个较大的可编程范围比
是可以实现用一个单一的设备。
方框图的锁存部分的膨胀
如下图所示。使用该图的将简化
解释如何级联电路的工作原理。当
D
7
的芯片＃1的上面低，则级联输出也将
是低的，而级联条输出将是一个逻辑
高。在这种情况下，芯片＃ SET（设置）的MIN销2意志
可以断言，因此，所有的芯片＃锁存器2将
被复位，装置将被设置为它的最小延迟。
由于锁存器的复位和SET输入为
覆盖，对A的任何变化
0
–A
6
地址总线
没有影响的芯片＃2的操作。
芯片＃1，另一方面，将有两集的MIN
和SET MAX解除断言，这样的延迟会
完全由地址总线A控制
0
–A
6
。如果延迟
需要大于可与31.75栅极来实现
延迟（ 1111111对A
0
–A
6
地址总线），D-
7
会
置的信号，需要级联延迟到
接下来E195设备。当D
7
是断言，在设置最小
芯片＃ 2引脚将被拉高，延迟会
由受控
0
–A
6
地址总线。芯片＃ 1，对
另一方面，将其设定MAX引脚置位，导致
在设备的延迟是独立于A的
0
–A
6
地址总线。
当芯片＃ 1 SET MAX引脚置位时，D
0
和D
1
锁存器将同时锁存器的其余部分复位
将被置位。此外，为了保持单调性，一
附加的门延迟被选择在级联电路。
其结果是，当D
7
芯片＃1被断言时，延迟
增加了从31.75门到32门。 32门延迟
是最大延迟设定为E195 。
为了扩大这一连锁计划，以更多的设备，
人们只需将D
7
输入和级联
当前最显著E195的输出，以新
在相同的方式描绘在最显著E195
图1中仅除了逻辑是加
一行到地址总线的级联控制的
第二个PDC 。
5
级联
设置最小
EN
SET MAX
EN
设置最小
级联
IN
IN
SET MAX
D
5
D
6
D
7
