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PSD834F2V
PSD架构概述
PSD器件包含几个主要功能
块。图2示出的PSD的结构
器件系列。每个模块的功能是否变形
划线简要地在下面的章节。许多
块执行多项功能，并且用户
可配置的。
内存
每一个存储块中简要讨论
下面的段落中。更详细的discus-
锡永可以在一节中找到名为“记忆
第15页上的块“ 。
2兆位（ 256K ×8 ）闪存是主要的
内存PSD的。它被分成8 equally-
大部门是单独选择。
256千位（ 32K ×8 ）二次闪存
分为4个相等大小的扇区。每个扇区
是单独选择。
在64千SRAM被设计用于作为
高速暂存存储器或者作为一个扩展
MCU SRAM 。如果外部电池被连接到
电压备用（ VSTBY ， PC2） ，数据保持
在断电的情况下。
的存储器中的每个扇区可位于一个differ-
由用户定义的耳鼻喉科地址空间。在AC-
塞斯时间所有的内存类型包括
地址锁存和DPLD解码时间。
页寄存器
8位页寄存器扩展地址
高达256倍范围的MCU 。分页
地址可被用作地址空间的一部分
访问外部存储器和外设，或IN-
ternal内存和I / O 。页面寄存器
也可以用来改变的地址映射
的闪存部门分成不同的MEM
器空间的IAP 。
PLDS
该器件包含两个PLD ，译码PLD
（ DPLD ）和复杂可编程逻辑器件（CPLD） ，如图
在表1中，每个优化用于不同的功能。
在可编程逻辑器件的功能划分降低
功耗，优化的成本/性能，
并简化了设计输入。
表1. PLD I / O
名字
DECODE PLD （ DPLD ）
复杂可编程逻辑器件（ CPLD ）
输入
73
73
输出
17
19
产品
条款
42
140
该PSD也有24个输入宏单元（ IMC）的
可以被配置为输入到可编程逻辑器件。该
可编程逻辑器件接收其输入来自PLD输入总线
并通过它们的输出目的地是有区别的，
的乘积项，而宏小区数目。
在可编程逻辑器件消耗最低的能源。速度
与PLD的功耗被控制
在PMMR0睿频位等位的
PMMR2 。这些寄存器由MCU的设置
运行时间。有轻微的惩罚PLD propaga-
调用电源管理时化时间
功能。
I / O端口
该PSD有27个可单独配置的I / O引脚
分布在四个端口（端口A ，B ，C和
D）。每个I / O引脚都可以单独配置
不同的功能。端口可以被配置为
标准的MCU I / O端口， PLD I / O ，或者AD-锁存
使用多路AD-礼服输出，微控制器
连衣裙/数据总线。
JTAG管脚可对端口C被启用在 -
系统编程（ ISP） 。
端口A和B也可以被配置为一个数据
口为一非复用总线。
单片机总线接口
轻松与大多数8位MCU PSD界面，
有两种复用或不复用AD-
连衣裙/数据总线。该设备被配置为重新
有反应至MCU的控制信号，这些信号也
作为输入到可编程逻辑器件。举例来说，请
看到标题为“ MCU总线接口应试节
普莱斯“第39页。
在端口C表2. JTAG信号
C端口引脚
PC0
PC1
PC3
PC4
PC5
PC6
TMS
TCK
TSTAT
TERR
TDI
TDO
JTAG信号
该DPLD用于解码的地址，并
生成的PSD部门间选择信号
最终存储器和寄存器。该DPLD有combi-
natorial输出。 CPLD的有16个输出
宏小区（ OMC）和3的组合输出。
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JTAG端口
在系统编程（ ISP）可以进行
通过端口C.该系列IN- JTAG信号
terface使得整个完整节目
PSD器件。空白器件可以完全
编程。 JTAG信号（ TMS ， TCK ，
TSTAT ， TERR ， TDI ， TDO）可以被复用
港口C.表等功能2表示
JTAG管脚分配。
