位置：首页 > IC型号导航 > 首字符P型号页 > 首字符P的型号第405页 > PSD934210JIT > PSD934210JIT PDF资料 > PSD934210JIT PDF资料1第29页
PSD834F2V
DECODE PLD （ DPLD ）
该DPLD ，在图11中示出，用于decod-
荷兰国际集团地址用于内部和外部元件
堂费。该DPLD可用于生成
下面的解码信号：
s
8部门选择（ FS0 - FS7 ）的信号
主要的闪存（ 3产品条款
每个）
s
4部门选择（ CSBOOT0 - CSBOOT3 ）信号
用于二次闪存（ 3产物
每个术语）
1内部SRAM选择（ RS0 ）信号（ 2
产品条款）
1内部CSIOP选择（ PSD配置
注册）信号
1 JTAG选择信号（使JTAG端口上C）
2内部外设选择信号
（外设I / O模式） 。
s
s
s
s
图11. DPLD逻辑阵列
3
3
3
3
（输入）
I / O端口（端口A， B，C ）
MCELLAB.FB [7： 0]（ FEEDBACKS ）
MCELLBC.FB [7： 0]（ FEEDBACKS ）
PGR0 - PGR7
A[15:0]
*
PD [ 2 ： 0 ] （ ALE ， CLKIN ， CSI）
PDN （ APD输出）
CNTRL [ 2：0] （读/写控制信号）
RESET
RD_BSY
(24)
3
(8)
3
(8)
3
(8)
3
(16)
3
(3)
3
(1)
3
(3)
(1)
2
(1)
1
1
1
1
CSIOP
PSEL0
PSEL1
JTAGSEL
AI02873D
CSBOOT 0
CSBOOT 1
CSBOOT 2
CSBOOT 3
3
FS0
FS1
FS2
FS3
FS4
FS5
FS6
FS7
8主闪光
内存部分选择
RS0
SRAM SELECT
I / O解码器
SELECT
外围I / O模式
SELECT
29/89
