飞思卡尔半导体公司
4.3.2
NT IDL2硕士
如前面提到的，对于MC145574的正常结构中，当被配置作为NT ，是
作为IDL2奴隶。然而，为了便于对环境的测试，其中MC145574
所在，能力存在配置芯片为NT IDL2大师。在这种操作模式下，
该芯片输出FSC和DCL 。这些信号被从15.36 MHz晶体输入的划分的向下
XTALIN因而是同步用它。新台币IDL2主模式还发现在测试中使用的PC机
基于局域网或无源总线配置。在这些环境中，可能需要
配置的TE中的一个作为一个NT 。新台币IDL2主让这样做的用户。写作
1到BR7 （ 3）或OR 8 （ 3 ） ，或拉大的M / S引脚，使新台币到IDL2主模式。记
一个软件或硬件复位重新配置NT作为IDL2奴隶。
当MC145574充当一个NT IDL2主人，在DCL可以被编程为输出1
四个频率。在DCL速率由BR7 （2）和BR13 （5）确定。在NT IDL2主模式，
在DCL是通过从15.36 MHz的晶体进行分频来获得的。一个软件或硬件的应用
洁具复位后， BR7 （ 2 ）和BR13 （ 5 ）为0。需要注意的是，这些位不会产生任何的应用程序时，
MC145574是一个NT IDL2奴隶。
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4.3.3
TE IDL2硕士
这是操作中的MC145574当作为NT活性的正常模式。在这种模式下，
MC145574获得它的时间从NT的入站数据。当TE接收任何信息2
或者INFO 4从NT ，它自适应逐步锁定到它。在TE设置FSYNC位（ NR1 （ 0 ） ）高
当此帧同步已经实现。当这种情况发生时，在TE输出FSC， DCL ，
和DOUT同步的入站信息2或INFO 4.如果TE接收信息2 ，输出
上Dout的“空闲1”中的B1，B2和D信道的时隙。如果TE接收相关信息如图4所示，它输出有效
在这些时隙的数据。
请注意，当在TE已达到其完全激活状态时，它在内部设置的激活指示位
（ NR 1 （3）） 。 （活性状态为TE的是，当它被从NT接收信息如图4所示，具有锁相
到其上，并且被发送回信息3到NT 。）在TE IDL2主模式， BR7 （2）和BR7 （3）
确定输出的DCL率。参见第9.9节BR7位1和2的描述。
4.3.4
TE IDL2主自由运行
在MC145574的能力存在配置芯片作为TE在IDL2主经营
自由运行模式。这是通过设置BR7 （3）向一个1。在这种模式中，TE发送出的DCL和FSC完成
不管帧同步位的状态的（ NR 1 （0）） 。如果NR 1 （0）为低，则FSC和DCL
从晶体中相同的方式在NT IDL2主方式被导出。在实现框架
同步（即TE接收任何信息2或4 INFO从NT ，具有锁相环
到其上，并且已经设置NR 1 （0）） ，FSC和DCL将成为同步到入站信息2或
INFO 4从NT 。在TE IDL2主模式提供了四个时钟速率的能力：
2.56兆赫， 2.048兆赫， 1.536 MHz和512 kHz的。
4.3.5
TE IDL2奴隶
当该装置要的T形接口上使用的TE从属从模式，应选择
一个NT2 。在这种模式下， IDL2是在从机模式，而D信道数据被连续地发送/重
可察觉到/从T接口。 D信道接入算法，在此模式下禁用。
在这种模式下，帧同步和串行时钟为输入。该IDL2电路采用了缓冲
以适应帧同步和接收到的S / T帧之间的任何相位关系。该
缓冲是能够吸收低频漂移的IDL2帧同步和S / T框架之间。
漂移的吸收能力超过Q.502的要求，它定义漂移为18
s
峰 - 峰值在10Hz以下的频率在24小时内。
摩托罗拉
MC145574
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