MC145193
图14.寄存器C接入和格式
（ 8个时钟周期时）
ENB
记
CLK
1
2
3
4
5
6
7
8
最高位
DIN
C7
C6
C5
C4
C3
C2
C1
最低位
C0
注意：
在这一点上，新的字节传送到C寄存器和存储。没有其他
寄存器都受影响。
C7 - POL ：
选择相位/频率检测器的输出极性。当设置为高时，该位反转PDOUT
并互换了
φ
一个R函数与
φ
V作为在图17所示的另见相位检测器输出
引脚说明以获取更多信息。该位被清零，在低电时。
要用于选择哪个相位/频率检测器。设置为高电平时，使输出
相位/频率检测器A（ PDOUT ）和通过强制禁用相位/频率检测乙
φ
R和
φ
V
在静态高状态。当清零时低，相位/频率检测B投入使用（ φR和
φ
V）和
相位/频率检测器A的禁用与PDOUT被迫高阻抗状态。该位
清低点电。
启用锁定检测器输出时设置为高电平。当该位被清零低， LD输出被强制
到一个静态低的水平。该位被清零，在低电时。
当设置时，放置装置的CMOS部，其通过在VDD和VPD引脚供电时，在
待机模式下降低功耗： PDOUT被强制为高阻抗状态，
φ
R和
φ
V的强制为高，在A ，N和R的计数器从计数的抑制作用，并在Rx电流被切断
关。在待机状态下， LD的状态是由位C5决定。 C5低力LD低（没有变化） 。 C5高
力LD静态高。在待机期间，数据被保持在A，R和C寄存器。条件
R13，R14，和R15 ： REF的/ OSC电路是由在R寄存器中的控制位来确定。不过，
如果选择REFOUT =静态低，内部反馈电阻断开，输入被禁止
在待机的时候;另外，在REFIN输入只呈现一个容性负载。注：待机呢
不影响REF / OSC电路的其他模式。
当C4被复位为低电平时，部分被取出的待机中的两个步骤。首先， REFIN （只在一个
模式）电阻器重新连接，所有的柜台都启用，并在Rx电流被启用。任何FR和
FV信号从翻转的相位/频率检测器和锁定检测器的抑制。第二，当
第一FV脉冲出现时，R计数器果酱加载，并且相位/频率和锁定检测器
被初始化。立即卡纸负荷后，在A ，N和R计数器开始递减计数在一起。
在这一点上， FR和FV脉冲被释放到相位和锁定检测器。 （专利功能。 ）
C 3， C 2 - I 2， I 1 ：
C1 - 端口：
控制每个表4和表5。 PDOUT源/灌电流为两位都很高，最大电流
是可用的。此外，请参阅C1位的描述。
当输出A引脚通过位A22和A23选择“端口” ， C1决定了输出的状态
答：当C1设置为高电平，则输出被强制为高; C1低力输出一个低电平。当输出A是
不
选择为“端口” C1控制的PDOUT步长大小是否为10％或25％。 （请参阅表4和表
5. ）在低，步骤是10％。当高的，步骤是25 ％ 。默认值是10 ％步骤时，输出A为
选择为“端口”的端口位不受待机模式。
确定输出B的状态。当C0设置为高电平，输出B为高阻抗; C0力低
输出B低。在输出B位不受待机模式。该位被清零，在低功耗
了。
C6 - PDA / B ：
C5 - LDE ：
C4 - STBY ：
C0 - 非B：
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