MC10E445 MC100E445
应用信息
该MC10E / 100E445是一个集成的1 ： 4串行到并行
转换器。该芯片的设计与E446装置工作
提供一种高速的发送和接收
串行数据路径。的E445 ，可以将多达2.0GB / s的NRZ
数据流转换为4位并行数据。该装置还提供
到用于同步的一个除以4的时钟输出
并行数据与系统的其余部分。
在E445的功能复用的双串行输入
在结合使用时，提供测试回路功能
E446 。图4示出的环路测试架构。该
架构允许连接的电气测试无
需要实际传输的串行数据路径
媒介。在E445的新浪串行输入有一个额外的
缓冲延迟，因此应被用作回送串行
输入。
增加。这两个时钟之间的延迟可以是
增加，直到时钟的最小延迟为串行输出会
可能导致一个串行比特被吞噬（图6） 。
时钟
时钟
E445a
串行
输入
数据
罪
罪
SOUT
SOUT
罪
罪
Q3 Q2 Q1 Q0
E445b
Q3 Q2 Q1 Q0
Q7 Q6 Q5 Q4
并行输出数据
并行
数据
SOUT
SOUT
串行
中
Q3 Q2 Q1 Q0
100ps
时钟
TPD CLK
到SOUT
800ps
从
串行
中
1150ps
并行
数据
新浪
新浪
SINB
SINB
图4.环回测试架构
图5.级联的1 ： 8转换器架构
在E445采用差分串行输出和四分频
由8个时钟输出，以便这两种设备的级联，以
建立一个1 ： 8多路分配器。图5示出的体系结构
对于1：使用两个E445的8路分解器;的时序图
此配置可以在以下网页上找到。
注意到低阶转换器的串行输出（ SOUT ）
喂高阶设备的串行输入。这种饲料
通过串行输入边界的上端
频率操作。时钟串行输出
传播延迟加上的串行输入引脚的设置时间
必须放入一个单时钟周期的级联架构
到正常操作。使用这些最坏的情况下的值
从数据表中的两个参数， TPD CLK到SOUT =
1150ps和TS的SIN = -100ps ，得到的最短期限
1050ps或950MHz的时钟频率。
的时钟频率比的显著下
单转换器，以增加这个频率有些游戏可以
播放与高阶E445的时钟输入端。通过
延迟时钟的第二E445相对于所述进料
第一E445的时钟运行频率可以是
随着800PS对这个输出时钟的最小延迟
低阶E445不能延误超过800PS
相对于第一E445无潜在的时钟
缺少了一点信息。由于建立时间上的
串行输入引脚上的数据一致负偏移
和E445的时钟输入将导致正确的操作。
时钟A
时钟B
TPD CLK
到SOUT
800ps
1150ps
图6.级联频率限制
ECLinPS和ECLinPS精简版
DL140 - 牧师4
5
摩托罗拉
