CMOS高速8位ADC，
多路复用器和参考
RD
500ns
1000ns
600ns
INT变低即表示
THAT转换
完整，
数据可以读取
设置所需的时间
由内部
比较仪PRIOR TO
起动转换
V
IN
采样
和四个最高位
被锁
装置） ，被连接到处理器的就绪/等待
输入。 RDY变为低电平的CS下降沿，去
在转换结束时，当高阻抗
转换结果出现在数据输出。如果
RDY输出不是必需的，它的外部上拉电阻
可以省略。 INT变为低电平时，转换为
完成并返回高在CS或上升沿
RD 。
MAX154/MAX158
V
IN
被跟踪
BY内部
比较
接口模式1
模式1被设计为应用的微
处理器是不是被迫进入等待状态。以CS
和RD低锁存多路复用地址和启动
转换（图6） 。从前面的数据
转换立即从输出读
(DB0–DB7).
INT变高，在CS或RD的上升沿和去
低的转换结束。第二个读操作
值，我们需要读这一转换的结果。
第二次读取锁定了新的多路地址
并开始另一次转换。 2.5μS的延迟必须
读操作之间被允许的。 RDY变为低电平
在CS和下降沿变为高阻抗
CS的上升沿。如果RDY是不需要的，它的外部
上拉电阻可以省略。
图4.操作顺序
接口模式0
图5示出了用于模式0操作的时序图
化。这是用于与具有等待微处理器
国家能力，从而READ指令是扩及
编辑以适应慢的存储设备。以CS
和RD低锁存器，模拟多路地址和
启动转换。数据输出DB0 - DB7留在
高阻抗状态，直到转化率
完整的。
有两种状态输出：中断（ INT ），并准备好
（ RDY ） 。 RDY ，漏极开路输出（无内部上拉
CS
t
CSS
RD
t
CSH
t
CSS
t
P
t
AS
类似物
通道
地址
RDY
t
RDY
ADDR
有效
t
AH
t
AS
ADDR
有效
INT
t
INTH
t
CRD
t
ACC2
t
DH
数据
有效
数据
高阻抗
图5.模式0时序图
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