LTC1418
应用信息
时钟
输入
移
注册
17
23
SCLK *
RD
CS
数据
IN
14
数据
OUT
特区
16个转换时钟周期
三
状态
卜FF器
18
EOC
图20.功能框图串行模式（ SER / PAR =高）
异步时钟。为了保持精度的外部
转换时钟频率必须的30kHz之间
4.5MHz 。 ）特区发送转换信号的一端，
EOC ，盖茨外部转换时钟，以便只
16个时钟周期可以进入特区，即使外部
时钟， EXTCLKIN ，包含超过16个周期。
当CS和RD低，转换这16个周期
时钟（无论是内部或外部产生的）将
在每个转换，然后出现在CLKOUT
CLKOUT将保持为低电平，直到下一次转换。如果
需要时， CLKOUT信号可以被用作一个主时钟来驱动
串行端口。由于CLKOUT期间运行
转换，以避免过度的负荷是非常重要的
可引起大量供应瞬态和产生噪声。为
最佳的性能，限制CLKOUT加载到20pF的。
串行端口
在图20中的串行端口是由一个16位的移位
寄存器和一个三态输出缓冲器是CON-
SCLK ， RD和CS ：由三个输入控制。串行端口
有一个输出，D-
OUT
，即提供串行输出
数据。
U
W
U
U
25
三
状态
卜FF器
19
D
OUT
*
CLKOUT *
16
20
EXTCLKIN *
EXT / INT *
国内
时钟
26
*引脚16 20及其序列功能LABELED
忙
1418 F20
SCLK是用来计时的移位寄存器。数据可以是
同步输出与内部转换时钟运行
作为主连接CLKOUT （引脚18） SCLK （引脚
17）或与外部数据时钟施加到D3 （SCLK） 。
需要SCLK周期的最小数目来
传输一个数据字是14正常情况下， SCLK包含16个
时钟周期为16比特的字长度; 14位与MSB
第一，其次是两个尾随零。
逻辑高电平的RD禁用SCLK和三态
OUT
.
的情况下，使用连续的SCLK ，则RD可以控制
向的移位时钟脉冲的数量限制到所期望数量的
（即， 16个循环），并以三状态D
OUT
后的数据
传输。
CS为逻辑高电平三州为D
OUT
输出缓冲器。它
也抑制转换时，它被拉高。当道
关断模式（ SHDN =低） ，高CS选择睡眠
模式，而低CS选择小睡模式。对于普通的串行
端口操作， CS可以接地。
D
OUT
输出的串行数据; 14位，高位在前，对
落入每个SCLK的边缘（见图21和22）。如果16
个SCLK提供14个数据位之后，将
21
