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IDT72401 ， IDT72402 ， IDT72403 ， IDT72404
CMOS并行FIFO 64× 4 -bit和64 ×5位
军用和商用温度范围
AC测试条件
输入脉冲电平
输入上升/下降时间
输入定时基准水平
输出参考电平
输出负载
GND到3.0V
3ns
1.5V
1.5V
见图1
2747 TBL 07
5V
560
产量
1.1K
30pF*
2747 DRW 06
所有输入脉冲：
3.0V
GND
或同等学历
电路
90%
10%
90%
10%
<3ns
<3ns
2747 DRW 05
图1. AC测试负载
*包括范围和夹具
信号说明
输入：
数据输入（D
0-3
,
4
)
输出：
数据输出（Q
0-3
,
4
)
数据输出线。该IDT72401和IDT72403有4-
位的数据输出。该IDT72402和IDT72404有一个5位的数据
输出。
数据输入线。该IDT72401和IDT72403有4位
数据输入。该IDT72402和IDT72404有一个5位的数据
输入。
功能说明
这些64× 4和64 ×5的FIFO使用的是双设计
双口RAM的架构，而不是传统的移
注册方法。这个FIFO的体系结构有一个写指针，
一个读出指针和控制逻辑，它允许同时
读取和写入操作。写指针递增
移位输入（ S1）的控制的下降沿;读指针
由移位输出（ SO）的下降沿递增。该
当FIFO有一个可用的输入就绪（ IR ）信号
存储器位置;当有输出就绪（ OR）信号
在输出有效数据。输出使能（ OE ）提供
三，说明该FIFO输出的能力。
FIFO复位
该FIFO必须在上电时使用主复位
复位（ MR）信号。这会导致FlFO进入空
状态下，输出就绪（ OR）所指为低和输入
就绪（ IR）为高。在该状态下，数据输出（Q
0-3,
4
）将是低。
数据输入
数据移入移位上的低到HlGH转型
（ S1）的。这个加载输入数据到的第一个字的位置
FIFO ，并导致输入准备去低。在HlGH ，用于─
的移位。在低的跳变，则写指针移动到下一个
字位置和输入就绪（ IR）变为高电平，表示
愿意接受新的数据。如果FIFO满时，输入准备
将保持低电平，直到数据字移出。
控制：
移（ SI ）
转移在控制数据的输入到FIFO。当
SI是高电平时，数据可以通过D被写入到FIFO的
0-3, 4
线。
移出（ SO ）
移位停止控制FIFO的数据的输出。当SO
是高电平时，数据可以从FIFO经由数据输出读
(Q
0-3, 4
）线。
主复位（ MR）
主复位清除内存储的任何数据的FIFO 。
在上电时， FIFO应该用主清除
复位。主复位是低电平有效。
输入就绪（ IR ）
当输入准备为高电平时，FIFO准备好新的输入
数据被写入到它。当IR是低FIFO为不可用
对于新的输入数据。输入就绪还用于级联多
FlFOs在一起，如图10和图11中的应用
部分列出。
输出就绪（ OR）
当准备好输出为高电平时，输出（Q
0-3, 4
）中含有
有效的数据。当OR是低电平时，FIFO为新不可
输出数据。输出就绪还可用于级联多
FlFOs在一起，如图10和图11 。
输出使能（ OE ） （ IDT72403及IDT72404 ONLY）
输出使能用于读取FIFO中的数据输出到总线。产量
启用低电平有效。
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