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40MX和42MX FPGA系列
表37
A42MX24时序特性（标称值为3.3V操作） （续）
（最坏情况下的商业条件，V
CCA
= 3.0V ，T
J
= 70°C)
' -3 '速度
‘–2’Speed
“-1”速度
“标准”速度
“ -F ”速度
参数说明
TTL输出模块时序
5
（续）
t
LH
t
LCO
t
ACO
d
TLH
d
THL
I / O锁存输出保持
I / O锁存时钟到输出
（垫到PAD ） 32个I / O
阵列时钟锁存到输出
（垫到PAD ） 32个I / O
电容性负载，从低到高
电容性负载，高至低
分钟。马克斯。分钟。马克斯。分钟。马克斯。分钟。马克斯。分钟。马克斯。单位
0.0
7.7
14.8
0.05
0.04
0.0
8.5
16.5
0.05
0.04
0.0
9.6
18.7
0.06
0.05
0.0
11.3
22.0
0.07
0.06
0.0
15.9
30.8
0.10
0.08
ns
ns
ns
NS / PF
NS / PF
CMOS输出模块时序
5
t
DLH
t
DHL
t
ENZH
t
ENZL
t
ENHZ
t
ENLZ
t
GLH
t
GHL
t
LSU
t
LH
t
LCO
t
ACO
d
TLH
d
THL
t
HEXT
t
P
注意事项：
1.对于双宏模块，使用吨
PD1
+ t
RD1
+ t
PDN
, t
CO
+ t
RD1
+ t
PDN
或T
PD1
+ t
RD1
+ t
SUD
，适当的指令。
2.路由延迟对于典型设计跨最坏情况下的运行工况。这些参数应该被用于估计
器件的性能。布线后的时序分析或模拟需要确定实际性能。
3.数据适用于基于S-模块的宏。从C -模块，构建了连续的宏时序参数可
从定时程序获得。
4.设置和保持时间参数为输入缓冲器锁存器被定义为相对于所述PAD和D输入端。外部设置/
持定时参数必须考虑从外部PAD信号的G输入端延迟。从外部PAD信号延迟
对G输入减去（增加）的内部设置（保持）时间。
5.延迟基于35 pF的负载。
数据 - 垫高
数据对垫低
启用垫Z到高
启用垫Z到低
启用垫高到Z
启用垫低到Z
G-到垫高
G-到垫低
I / O锁存建立
I / O锁存保持
I / O锁存时钟到输出
（垫到PAD ） 32个I / O
阵列时钟锁存到输出
（垫到PAD ） 32个I / O
电容性负载，从低到高
电容性负载，高至低
输入锁存外部FO = 32
HOLD
FO=486
最小周期
(1/f
最大
)
FO=32
FO=486
3.9
4.6
7.8
8.6
0.7
0.0
7.7
14.8
0.05
0.04
4.3
5.2
8.7
9.5
4.8
3.5
3.6
3.4
7.2
6.7
6.8
6.8
0.7
0.0
8.5
16.5
0.05
0.04
4.9
5.8
9.5
10.4
5.3
3.9
4.0
4.0
8.0
7.5
7.6
7.6
0.8
0.0
9.6
18.7
0.06
0.05
5.7
6.9
10.8
11.9
5.5
4.1
4.5
5.0
9.0
8.5
8.6
8.6
1.0
0.0
11.3
22.0
0.07
0.06
8.1
9.6
18.2
19.9
6.4
4.9
5.3
5.8
10.7
9.9
10.1
10.1
1.4
0.0
15.9
30.8
0.10
0.08
9.0
6.8
7.4
8.2
14.9
13.9
14.2
14.2
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
NS / PF
NS / PF
ns
ns
ns
ns
1 -6 8
v6.0
