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2GB无缓冲DIMM
初步
DDR SDRAM
2GB ， 256M X 72 ECC模块（ M381L5623MTM ）
（填充的为x8的DDR SDRAM模块2行）
功能框图
CS1
CS0
DQS0
DM0
DM /
CS
的DQ
DM /
CS
的DQ
DQS4
DM4
DM /
CS
的DQ
DM /
CS
的DQ
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DM1
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D0
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
D9
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DM5
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D4
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
D13
DM /
CS
的DQ
DM /
CS
的DQ
DM /
CS
的DQ
DM /
CS
的DQ
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2
DM2
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D1
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
D10
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6
DM6
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D5
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
D14
DM /
CS
的DQ
DM /
CS
的DQ
DM /
CS
的DQ
DM /
CS
的DQ
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DM3
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D2
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
D11
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DM7
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D6
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
D15
DM /
CS
的DQ
DM /
CS
的DQ
DM /
CS
的DQ
DM /
CS
的DQ
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQS8
DM8
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D3
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
D12
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D7
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
D16
DM /
CS
的DQ
DM /
CS
的DQ
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D8
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
D17
D3/D0/D5
D12/D9/D14
R=120
V
DDSPD
V
DD
/V
DDQ
SPD
D8/D1/D6
D17/D10/D15
D4/D2/D7
D13/D11/D16
串行PD
SCL
WP
A0
SA0
BA0 - BA1
A0 - A13
RAS
CAS
CKE0/1
WE
A1
SA1
A2
SDA
CK0/1/2
D0 - D17
D0 - D17
卡
EDGE
VREF
D0 - D17
D0 - D17
SA2
V
SS
BA0 - BA1 ： DDR SDRAM芯片D0 - D17
*时钟布线
A0 - A13 ： DDR SDRAM芯片D0 - D17
RAS ： DDR SDRAM芯片D0 - D17
CAS ： DDR SDRAM芯片D0 - D17
CKE ： DDR SDRAM芯片D0 - D17
WE： DDR SDRAM芯片D0 - D17
时钟
输入
*CK0/CK0
*CK1/CK1
*CK2/CK2
DDR SDRAM的
6的DDR SDRAM
6的DDR SDRAM
6的DDR SDRAM
注意事项：
1. DQ到I / O接线如图推荐
但也可以改变。
2. DQ / DQS / DM / CKE / CS的关系必须是
保持如图所示。
3. DQ ， DQS ， DM / DQS电阻： 22欧姆±5 ％ 。
4. BAX ，斧， RAS ， CAS，WE电阻： 3欧姆+
5%
*时钟网络布线
修订版0.0 2004年4月
