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256MB ， 512MB ， 1GB无缓冲DIMM
6.2 512MB ， 64M ×64的非ECC模块（ M368L6523BT （ U） ）
（填充的为x8的DDR SDRAM模块1行）
DDR SDRAM
CS0
DQS0
DM0
DM /
CS
的DQ
DQS4
DM4
DM /
CS
的DQ
串行PD
SCL
WP
A0
SA0
A1
SA1
A2
SA2
SDA
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DM1
I / O 6
I / O 4
I / O 2
I / O 0
I / O 7
I / O 5
I / O 3
I / O 1
D0
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DM5
I / O 7
I / O 4
I / O 1
I / O 3
I / O 6
I / O 5
I / O 0
I / O 2
D4
DM /
CS
的DQ
DM /
CS
的DQ
V
DDSPD
V
DD
/V
DDQ
SPD
D0 - D7
D0 - D7
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2
DM2
I / O 7
I / O 5
I / O 1
I / O 0
I / O 6
I / O 4
I / O 3
I / O 2
D1
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6
DM6
I / O 6
I / O 4
I / O 3
I / O 1
I / O 7
I / O 5
I / O 2
I / O 0
D5
VREF
V
SS
D0 - D7
D0 - D7
D3/D0/D5
DM /
CS
的DQ
DM /
CS
的DQ
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DM3
I / O 6
I / O 5
I / O 3
I / O 0
I / O 7
I / O 4
I / O 2
I / O 1
D2
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DM7
I / O 7
I / O 5
I / O 1
I / O 0
I / O 6
I / O 4
I / O 3
I / O 2
盖/帽/帽
D6
CK0/1/2
R=120
Cap/D1/D6
盖/帽/帽
D4/D2/C7
CK0/1/2
卡
EDGE
帽
DM /
CS
的DQ
盖/帽/帽
DM /
CS
的DQ
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
I / O 7
I / O 4
I / O 2
I / O 1
I / O 6
I / O 5
I / O 3
I / O 0
D3
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
I / O 5
I / O 4
I / O 1
I / O 0
I / O 7
I / O 6
I / O 3
I / O 2
D7
BA0 - BA1
A0 - A12
RAS
CAS
CKE0
WE
BA0 - BA1 ： DDR SDRAM芯片D0 - D7
A0 - A12 ： DDR SDRAM芯片D0 - D7
RAS ： DDR SDRAM芯片D0 - D7
CAS ： DDR SDRAM芯片D0 - D7
CKE ： DDR SDRAM芯片D0 - D7
WE： DDR SDRAM芯片D0 - D7
时钟
输入
*CK0/CK0
*CK1/CK1
*CK2/CK2
*时钟布线
DDR SDRAM的
2 DDR SDRAM的
3的DDR SDRAM
3的DDR SDRAM
注意事项：
1. DQ到I / O接线如图推荐
但也可以改变。
2. DQ / DQS / DM / CKE / CS的关系必须是
保持如图所示。
3. DQ ， DQS ， DM / DQS电阻： 22欧姆±5 ％ 。
4. BAX ，斧， RAS ， CAS，WE电阻： 5.1欧姆+
5%
*时钟网络布线
修订版1.1 2005年6月
