LTC2424/LTC2428
应用信息
通常情况下， CSADC数据输出过程中保持低电平
状态。然而，数据输出状态可以通过中止
随时随地拔CSADC HIGH的第一和第24之间
上升SCK边缘，见图17。上升沿
CSADC ，该设备将中止该数据输出状态，
立即启动一个新的转换。这是很有用
系统不要求输出数据的所有24位，中止
无效的转换周期，或同步开始
的转化率。如果CSADC被拉高，而CON组
变频器是驾驶SCK低电平时，内部上拉不
可还原SCK为逻辑高电平状态。这将
导致设备退出内部串行时钟模式上
CSADC的下一个下降沿。此，可避免由
增加一个外部10K上拉电阻到SCK引脚或
从不拉CSADC HIGH时SCK为低。
当SCK为低时， LTC2424 / LTC2428的内部
拉引脚SCK被禁用。通常情况下， SCK是不是
外部驱动的，如果设备是在内部SCK的定时
2.7V至5.5V
V
CC
0.1V
到V
CC
–0.12V
REF
TO 1.12V
REF
F
O
CSMUX
t
EOCtest
CSADC
SCKCLK
测试EOC
SDO
高阻
高阻
测试EOC
bit 23为1 BIT22 BIT21 BIT20 BIT19 BIT18
SIG EXR MSB
高阻
BIT12 BIT11 BIT10 BIT9
BIT8
测试EOC
D
IN
不在乎
图17.内部串行时钟与数据降低输出长度时序图
20
U
W
U
U
模式。但是，某些应用程序可能需要一个外部
最终驾驶员在SCK 。如果驾驶者继续高阻输出后，
低电平信号时， LTC2424 / LTC2428的内部上拉
保持禁用。因此， SCK保持低电平。上的下一个
落下CSADC的边缘，该装置被转换到
外部SCK时钟模式。通过增加一个外部10k的上拉
电阻到SCK ，该引脚变为高电平，一旦外部
司机去HI -Z 。在下一CSADC下降沿，则
器件将保持在内部SCK时钟模式。
在睡眠状态时，可能会出现类似的情况
CSADC是脉冲的高 - 低 - 高的顺序来测试
转换状态。如果设备处于休眠状态
（ EOC = 0 ） ， SCK将变低。一旦CSADC变为高电平
（该时间周期内上述定义为t
EOCtest
），则
内部上拉电阻被激活。对于一个大的容性负载
SCK引脚的内部上拉可能是不够的
到SCK返回到高电平之前CSADC变成LOW
再次。这是不正常的条件下在关注
V
CC
= 50Hz的抑制
=外部振荡器
= 60Hz抑制
CS
10k
LTC2424/LTC2428
FS
SET
CH0
TO CH7
MUXOUT
ADCIN
ZS
SET
GND
CSMUX
CSADC
SCK
CLK
D
IN
SDO
EN
D2
D1
D0
不在乎
24248 F17
