LTC2410
应用S我FOR ATIO
7
6
5
t
样品
（秒）
4
3
2
V
CC
= 5V
1
0
1
10
100
V
CC
= 3V
1000
10000
电容在CS （PF ）
100000
2400 F12
图12. CS电容VS吨
样品
8
7
6
采样频率（Hz ）
5
4
3
2
1
0
0
10
V
CC
= 5V
V
CC
= 3V
100
10000 100000
1000
电容在CS （PF ）
2400 F13
图13. CS电容与输出率
300
250
电源电流（ μA
RMS
)
V
CC
= 5V
200
V
CC
= 3V
150
100
50
0
1
10
100
1000
10000
电容在CS （PF ）
100000
2400 F14
图14. CS电容与电源电流
U
CS是放电;因此，内部串行时钟
如果SCK是浮动的定时模式自动选择。它
重要的是要确保没有外部驱动拉
SCK低，而CS则放电。
保持转换器的精度
的LTC2410旨在降低尽可能
转换结果的敏感性设备解耦，
PCB布局，抗锯齿电路，线路频率扰动
系统蒸发散等。然而，为了保持
这部分极高的精度能力，一些简单的
预防措施是可取的。
数字信号电平
的LTC2410的数字接口是易于使用的。其数字
输入（F
O
， CS和SCK在经营外部SCK模式）
接受标准TTL / CMOS逻辑电平，内部
滞后的接收器可以容忍的边缘速率慢，
为100μs 。然而，一些注意事项必须采取
优势出色的精度和较低的供应
目前这种转换器。
数字输出信号（ SDO和SCK在内部SCK
操作）的方式是以下的关注，因为它们是
在转换的状态不是一般的活跃。
而数字输入信号的范围是从0.5V到
(V
CC
- 0.5V ）时， CMOS输入接收机绘制附加
电流从电源。但是应当指出的是，
当数字输入信号（F任一项
O
， CS和SCK
在外部SCK操作方式）在该范围内，则
LTC2410电源电流可能增加，即使
在质询信号为有效逻辑电平。对于微
操作时，建议以驱动所有的数字输入
信号到全CMOS电平[V
IL
< 0.4V和V
OH
＆ GT ;
(V
CC
– 0.4V)].
在转换期间，下冲和/或
连接到LTC2410快速数字信号的过冲
销可能会严重干扰模拟到数字转换
流程。下冲和过冲可能是由于
在转换器引脚的阻抗不匹配时的
外部控制信号的过渡时间小于
的传播延迟，从驾驶员LTC2410两次。
作为参考，在常规FR-4板，信号传播
W
U
U
19
