LTC1343
引脚功能
V
CC
（引脚8 ） ：
正电源的收发器。 4.75V
≤
V
CC
≤
5.25V 。领带PWRV
CC
（引脚3 ） 。
D4 （ 9针） ：
TTL电平驱动器4输入。
D4EN （引脚10 ） ：
TTL电平的使能输入驱动器4.当
高，驱动4个输出使能。当低，驱动4
输出被强制为高阻抗状态。 D4EN是
不受LATCH引脚。
反转（引脚11 ） ：
TTL电平信号反相输入。当
高，额外的逆变器将被添加到该驱动器4和
接收器1的信号路径。该数据流将改变polar-
性，也就是说，一个1变成0 ，0变成1，当销
为低电平时，数据流过，没有极性变化。
反转不受该插销销。
R1EN （引脚12 ） ：
逻辑电平使能输入接收机1 。
当低，接收器1输出使能。当高，
接收器1的输出被强制为高阻抗状态。
R 10 （引脚13 ） ：
CMOS电平接收器1输出。
R 2 O （引脚14 ） ：
CMOS电平接收器2输出。
R3O （引脚15 ） ：
CMOS电平接收器3输出。
R4O （引脚16 ） ：
CMOS电平接收器4输出。
M0 （引脚17 ） ：
TTL电平模式选择输入0的数据
当LATCH为高M0被锁定。
M1 （引脚18 ） ：
TTL电平模式选择输入1。数据上
当LATCH为高M1被锁定。
M2 （引脚19 ） ：
TTL电平模式选择输入2.数据
当LATCH为高M2被锁定。
CTRL / CLK （引脚20 ） ：
TTL电平模式选择输入。当
该引脚为低电平，芯片将时钟和数据被配置
信号。当该引脚为高电平时，芯片将用于配置
控制信号。对CTRL / CLK的数据被锁存时
锁定高。
DCE / DTE （引脚21 ） ：
TTL电平模式选择输入。当
高时，DCE模式被选择。当低DTE模式
被选中。在DCE / DTE的数据被锁存时， LATCH
为高。
LATCH （引脚22 ） ：
TTL电平逻辑信号锁存输入。当
上M0，M1， M2的低输入缓冲器，CTRL / CLK， DCE /
DTE ， LB和EC是透明的。当锁存器被拔出
高的逻辑引脚的数据被锁存到其
各自的输入缓冲器。数据锁存允许的逻辑
行到多个I / O端口之间共享。
LB （引脚23 ） ：
TTL电平环回选择输入。当低
芯片进入环回的配置和被配置
置的正常运行时， LB是高的。在LB中的数据
当LATCH为高电平时锁存。
EC（引脚24 ） ：
TTL电平中引起共鸣的时钟选择输入。当
部分低进入呼应时钟配置，是
配置为正常工作时， EC高。数据
在EC当LATCH为高电平时锁存。
423 SET （引脚25 ） ：
模拟输入引脚的RS423驱动器
输出上升时间和下降时间设置电阻。连接
从销电阻接地。
R4 A（引脚26 ） ：
接收器4反相输入端。
R3 B（引脚27 ） ：
接收器3同相输入。
R3 A（引脚28 ） ：
接收器3反相输入端。
R2 B（引脚29 ） ：
接收器2同相输入。
R2 A（引脚30 ） ：
接收器2反相输入端。
R1 B（引脚31 ） ：
接收器1同相输入。
R1 A（引脚32 ） ：
接收器1反相输入端。
D4 B（引脚33 ） ：
驱动4同相输出。
D4 A（引脚34 ） ：
驱动4相输出。
D3 B（引脚35 ） ：
司机3同相输出。
D3 A（引脚36 ） ：
驱动3相输出。
D2 B（引脚37 ） ：
司机2同相输出。
D2 A（引脚38 ） ：
驱动2相输出。
D1 A（引脚39 ） ：
司机1反相输出。
GND （引脚40 ） ：
信号地。连接到PGND （引脚41 ） 。
PGND （引脚41 ） ：
电荷泵电源地。连接
在GND （引脚40 ） 。
V
EE
（引脚42 ） ：
产生负电源电压。连
一个3.3μF电容器接地。
C2
–
（引脚43 ） ：
电容C2的负端。连接
C2之间的1μF电容
+
和C2
–
.
C2
+
（引脚44 ） ：
电容C2正端。连接
C2之间的1μF电容
+
和C2
–
.
6
U
U
U
