ISL6123 ， ISL6124 ， ISL6125 ， ISL6126 ， ISL6127 ， ISL6128
电气规格
参数
门高压
栅极低电压
BIAS
IC电源电流
IC电源电流
IC电源电流
ISL6123待机IC电源电流
V
DD
上电复位
I
VDD_5V
I
VDD_3.3V
I
VDD_1.5V
I
VDD_sb
V
DD
○ POR
V
DD
= 5V
V
DD
= 3.3V
V
DD
= 1.5V
V
DD
= 5V ，启用= 0V
-
-
-
-
-
0.20
0.14
0.10
-
-
0.5
-
-
1
1
mA
mA
mA
A
V
V
DD
= 1.5V至+ 5V ，T
A
= T
J
= -40
o
C - 85
o
C，除非另有规定ED 。
（续）
符号
V
GATEH
V
GATE_
测试条件
门高压
栅极低电压，V
DD
= 1V
民
V
DD
+5V
-
典型值
V
DD
+5.3V
0
最大
-
0.1
单位
V
V
ISL6123 ， ISL6124 ， ISL6125说明
与操作
该
ISL6123 ， ISL6124 ， ISL6125
音序器系列包括
在几个四通道电压排序控制器
各种功能和个性的配置。都是
设计用于在多个电压系统的使用要求
各种电源电压的电源排序。个人
电压轨是由外部N通道选通和关断
的MOSFET中，这是由一个内部驱动栅极
电荷泵V
DD
+ 5.3V （ VQP ）的用户编程
序列。
与四通道
ISL6123
启用必须
置和所有四个电压待测序必须
上述各自的用户编程电压下
锁定（UVLO ）之前设定的输出开启等级
测序可以开始。测序和延迟
确定是通过外部的选择来实现
在DLY_ON和DLY_OFF引脚上限值。一旦所有4
UVLO输入，使能满意，持续时间10ms ，四
DLY_ON帽同时被控1μA
电流源向1.27V的DLY_Vth水平。由于每个
DLY_ON针达到其相关的DLY_Vth水平
门就会关上的一个1μA的电流源
V的电压VQP
DD
+ 5.3V 。因此，所有的四个门会
依次打开。一旦在DLY_Vth的DLY_ON销
会放电时，下一个需要做好准备。后
在整个顺序依次完成所有
盖茨已经达到充电电压泵（ VQP ） ，一
启动160毫秒的延迟，以确保稳定之后将
RESET＃输出将被释放到高电平。继
导通，如果任何输入低于其UVLO点长
除毛刺滤波器期间（ 为30μs ），这被认为是
故障。 RESET ＃和＃ SYSRST被拉低，所有的门
同时也拉低。在这种模式下，栅极
被拉到低配88毫安。正常关机模式
进入时，没有UVLO被侵犯，使能是
拉高。当ENABLE为无效， RESET ＃是
声明并拉低。接下来，所有四个关机斜坡帽
在DLY_OFF引脚被控1μA源
当任何斜坡帽达到DLY_Vth ，锁存器设置和
电流被吸收在各个GATE引脚来关闭其
外部MOSFET 。当GATE电压是
5
约0.6V的栅极下拉的休息
的方式以更高的电流电平。每个单独的外部
因而FET断开，除去负载上的电压
在编程的顺序。
该
ISL6123
和
ISL6124
具有相同的功能
除了启用Active极性与
ISL6124
有一个ENABLE输入＃ 。此外，该
ISL6123
还
有当使能低的超低功耗的睡眠状态。
该
ISL6125
具有相同的个性作为
ISL6124
但
而不是充电帮浦驱动门输出它具有开放
漏逻辑输出端，可以被向上拉至最大
V
DD
.
该
ISL6126
独特之处在于它的序列上没有时间
但确定的电压决定。它的个性是每个
四个通道的独立操作，使得一旦将IC
是偏见和的UVLO输入任何一个大于
0.63V内部基准和ENABLE输入＃还纳
在GATE为相关UVLO输入将开启。在转
其他UVLO输入需要满足的相关
盖茨开启。 150毫秒后，所有的门都完全对（ GATE
电压= VQP ）的RESET ＃被解除变为高电平。在UVLO
输入可由先前打开的输出轨驱动
提供电压来确定序列或逻辑信号
输入。任何后续的UVLO电平<的编程水平
拉RESET ＃输出低电平（如果以前发布的） ，但不会
闩锁关闭其他输出。预定的关断是
通过信号ENABLE ＃高完成，这将导致
RESET ＃锁存低，所有四个门输出跟随
编程关闭序列类似于ISL6124 。
该
ISL6127
是一个四通道序列器的预编程
A-B - C-D导通和D-C -B -A关断。经过四个UVLO和
ENABLE输入＃满意的 10ms时，测序开始
与该序列中的下一个门开始斜坡上升，一旦
前面的闸门已经达到了 VQP -1V 。经过最后的160毫秒
GATE是VQP的RESET ＃输出将被拉高。一旦
任何UVLO不满意， RESET ＃被拉低， SYSRST ＃是
拉低，所有浇口都同时截止。当
ENABLE ＃为高信号为D GATE将开始拉低，并
一旦低于0.6V下一个门将，然后开始拉低
依此类推，直到所有的大门都为0V 。卸载，这个关闭
顺序将完成<1ms 。这种变体提供了一个较低的
