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集成
电路
系统公司
ICS950201
引脚说明
引脚数
1, 8, 14, 19, 26,
32, 37, 46, 50
2
3
7, 6, 5
4, 9, 15, 20, 27,
31, 36, 41, 47
18, 17, 16, 13,
12,11, 10
24,23, 22, 21
24
25
引脚名称
VDD
X1
X2
TYPE
PWR
3.3V电源
描述
X2铬石英晶体
14.318MHz铬石英晶体输入
输入
X1铬石英晶体
14.318MHz铬石英晶体输出
产量
PCICLK_F （2 ：0）
GND
PCICLK （6 ：0）
3V66 (5:2)
3V66_5
PD ＃
OUT
PWR
OUT
OUT
OUT
IN
自由运行PCI时钟不会影响PCI_STOP ＃
电源管理。
接地引脚， 3.3V电源
PCI时钟输出
66MHz的参考时钟，内部VCO
66MHz的参考时钟，内部VCO
调用掉电模式。低电平有效。
28
VTT_PWRGD ＃
IN
I / O
IN
OUT
IN
OUT
OUT
OUT
IN
OUT
IN
OUT
OUT
IN
IN
OUT
这3.3V LVTTL输入用于电平敏感频闪
测定时的FS （2 ：0）和MULTISEL0输入都有效
并准备进行采样
（低电平有效）
数据引脚用于I
2
电路5V宽容
我的时钟引脚
2
电路5V宽容
66MHz的参考时钟，内部VCO
暂停PCICLK时钟的逻辑0电平，当输入为低电平，除非
PCICLK_F它们是自由运行的
3.3V输出可选择通过
I
2
C
是由内部VCO的66MHz
or
48MHz的（非SSC ）
48MHz的输出时钟的DOT
48MHz的输出时钟的USB
特别3.3V输入模式选择，不能为逻辑1
该引脚建立基准电流为CPUCLK的对。
该引脚需要一个固定的精密电阻连接到地，以
建立相应的电流。
3.3V的LVTTL输入，用于选择当前的乘法器，用于CPU输出
"Complementor y"时钟的差分对CPU输出。这些都是
电流输出和外部电阻所需要的电压偏置。
"True"时钟的差分对CPU输出。这些都是当前
输出和外部电阻所需要的电压偏置。
暂停CPUCLK时钟的逻辑0电平，当输入为低电平
频率选择引脚
14.318MHz的参考时钟。
29
30
33
34
35
38
39
40
, 42
43
44, 48, 51
45, 49, 52
53
55, 54
56
SDATA
SCLK
3V66_0
PCI_STOP ＃
3V66_1/VCH_CLK
48MHz_DOT
48MHz_USB
FS2
I REF
MULTSEL0
CPUCLKC （2 ：0）
CPUCLKT （2 ：0）
CPU_STOP ＃
FS（ 1：0 ）
REF
电源组
（ ANALOG ）
VDDA =模拟核心PLL1
VDDREF = REF ，的Xtal
VDD48 = 48MHz的， PLL
0460G—08/31/04
（数字）
VDDpci
VDD3V66
VDDcpu
2
