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集成
电路
系统公司
ICS853031
L
OW
S
KEW
, 1-
TO
-9
D
。微分
-
TO
-2.5V / 3.3V LVPECL / ECL F
ANOUT
B
UFFER
输入
输出
选定采购
CLK ， NCLK
PCLK ， nPCLK
CLK ， NCLK
Q0:Q8
残疾人;低
残疾人;低
启用
nQ0 ： nQ8
残疾人; HIGH
残疾人; HIGH
启用
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
CLK_EN
0
0
1
CLK_SEL
0
1
0
1
1
PCLK ， nPCLK
启用
启用
CLK_EN开关后，时钟输出被禁用或启用下面的上升沿和下降沿的输入时钟边沿
如图1中所示。
在主动模式下，输出的状态是在CLK ， NCLK和PCLK ， nPCLK输入的函数，如描述
在表3B中。
NCLK ， nPCLK
CLK ， PCLK
残
启用
CLK_EN
nQ0 ： nQ8
Q0:Q8
F
IGURE
1. CLK_EN牛逼
即时通信
D
IAGRAM
T
ABLE
3B 。
LOCK
I
NPUT
F
油膏
T
ABLE
输入
CLK或PCLK
0
1
0
1
偏见;注1
偏见;注1
NCLK或nPCLK
1
0
偏见;注1
偏见;注1
0
1
Q0:Q8
低
高
低
高
高
低
输出
nQ0 ： nQ8
高
低
高
低
低
高
输入到输出模式
差分至差分
差分至差分
单端至差分
单端至差分
单端至差分
单端至差分
极性
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
INVER婷
INVER婷
注1 ：请参见应用信息部分， "Wiring的差分输入接受单端Levels" 。
853031AY
www.icst.com/products/hiperclocks.html
3
REV 。 B 2004年9月16日
