初步
集成
电路
系统公司
ICS84326
C
RYSTAL
-
TO
-3.3V LVPECL
S
ERIAL
A
TTACHED
SCSI
LOCK
S
YNTHESIZER
/F
ANOUT
B
UFFER
测试条件
最低
75
20
待定
50
20 ％至80％
200
50
1
700
典型
最大
150
单位
兆赫
ps
ps
ps
ps
%
ms
T
ABLE
5A 。 AC - C
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
F
OUT
输出频率
周期到周期抖动;注2：
周期抖动， RMS
输出偏斜;注： 1 ， 2
输出上升/下降时间
输出占空比
t
JIT （ CC ）
t
JIT （ PER ）
t
SK （ O）
t
R
/ t
F
ODC
t
LOCK
PLL锁定时间
参见参数测量信息部分。
注1 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注2 ：此参数定义符合JEDEC标准65 。
T
ABLE
5B 。 AC - C
极特
,
V
CC
= V
CCA
= 3.3V±5%, V
CCO
= 2.5V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
F
OUT
输出频率
周期到周期抖动;注2：
周期抖动， RMS
输出偏斜;注： 1 ， 2
输出上升/下降时间
输出占空比
20 ％至80％
200
50
1
测试条件
最低
75
20
待定
35
700
典型
最大
150
单位
兆赫
ps
ps
ps
ps
%
ms
t
JIT （ CC ）
t
JIT （ PER ）
t
SK （ O）
t
R
/ t
F
ODC
t
LOCK
PLL锁定时间
参见参数测量信息部分。
注1 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注2 ：此参数定义符合JEDEC标准65 。
84326AM
www.icst.com/products/hiperclocks.html
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REV 。一个2003年3月10日
