A1
L
(1)
L
H
H
X
(3)
X
X
A0
L
H
L
H
X
X
X
LOADREG
L
L
L
L
H
H
X
LOADDACS
H
(2)
H
H
H
L
H
X
RESET
H
H
H
H
H
H
L
选
输入
注册
A
B
C
D
无
无
所有
态的
选
输入
注册
透明
透明
透明
透明
（所有的闭锁）
（所有的闭锁）
RESET
(4)
态的
所有DAC
注册
LATCHED
LATCHED
LATCHED
LATCHED
透明
LATCHED
RESET
(4)
注： （ 1 ） L =逻辑低电平。 （2） ，H =逻辑高电平。 （ 3 ） X =无关。 （ 4 ）重置要么000H或800
H
，每RESETSEL状态（ LOW = 000
H
， HIGH = 800
H
).
当RESET上升时，所有的寄存器都在他们锁定的状态下保持了复位值。
表II 。控制逻辑真值表。
CS
(1)
H
(2)
L
(4)
L
↑
H
(6)
H
(6)
CLK
(1)
X
(3)
L
↑
(5)
L
X
X
LOADREG
H
H
H
H
L
(7)
H
RESET
H
H
H
H
H
L
(8)
串行移位寄存器
没有变化
没有变化
先进的一号位
先进的一号位
没有变化
没有变化
CLK当CS上升在串行传输的结束。如果CLK为
LOW当CS上升时，或门会提供一个上升沿
到移位寄存器，移位的内部数据的一个附加
位。其结果将是不正确的数据和可能的选择的
错误的输入寄存器。
如果CS和CLK被使用，则CS应只有当上升
CLK为高。如果没有，那么无论是CS或CLK可以用于
操作的移位寄存器。请参阅表三的更多信息。
该数字数据转换成DAC7715是双重缓冲的。这
允许新的数据被用于每个DAC ，但不影响输入
荷兰国际集团的模拟输出。当新的设置已经
输入到装置中，所有的DAC的输出可以是
同时更新。从输入寄存器的传输
TER值DAC寄存器中完成了一个高到
在LOADDACS输入低电平过渡。
因为DAC寄存器变得透明时
LOADDACS为低时，也能够保持该引脚为低电平
并通过下列方式更新LOADREG每个DAC 。然而，由于每个
新的数据字被输入到设备中时，相应的
输出会立即更新时LOADREG取
低。
数字输入的码
该DAC7715的输入数据为标准二进制格式。该
输出电压由下式给出以下等式：
注：（1） CS和CLK是可互换的。 （2） ，H =逻辑高电平。
（ 3 ） X =无关。 （ 4 ） L =逻辑低电平（ 5 ） =正逻辑转换。
（ 6 ）高值建议，以避免“假时钟”，从
前进移位寄存器和改变移位寄存器。 （ 7 ）如果数据
移入串行寄存器，而LOADREG为低时，所选择的输入
注册将改变移位寄存器位的“流”，通过A1和A0 。这
将在每个输入寄存器，一直错误地破坏数据
选择。 （ 8 ）复位低的原因，在连续的内容没有变化
移位寄存器。
表III 。串行移位寄存器真值表。
“加载所有DAC寄存器”信号（ LOADDACS ） 。此外，
片选（ CS ）输入，可让串行
讯当有多个串口设备。一个异步
异步的复位输入端（RESET）被提供，以简化起动
向上的条件下，周期性复位，或到一个紧急复位
已知状态。
DAC代码和地址通过一个16位串行提供
接口，如图4的第2位选择
输入寄存器时LOADREG去将更新
低，如表II所示。接下来的两个位未使用。
最后的12位是被设置在DAC码，最
第一显著位。
注意， CS和CLK相结合，与一个或门和
输出控制串行 - 并行移位寄存器间
纳尔到DAC7715 （见前面的框图
这个数据表） 。这两个输入都是完全互
多变。此外，必须小心使用的状态
V
OUT
=
V
REFL
+
(V
REFH
– V
REFL
) N
4096
其中N是数字输入码（十进制） 。这个等式
不包括偏移（零刻度）的效果或增益
（满量程）的错误。
DAC7715
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