A / D转换器
（续）
的1个周期SIST在开始复位， 2个周期为SAM-
耦， 8个周期用于变换，并且1个周期用于装载重
SULT到A / D转换结果寄存器（ ADRSLT ） 。该A / D转换结果
寄存器是一个只读寄存器。该设备无法写入
ADRSLT 。
该预分频器也使A / D时钟禁止选项，
通过时，它是在不使用断电的A / D转换以节约电能。
注意：
在A / D转换器也被关断时，该设备是在任
暂停或空闲模式。如果ADC运行时，器件进入
暂停或空闲模式下， ADC将暂停在掉电或
IDLE ，然后将重新初始化转换时，该设备自带
出暂停或空闲模式。
模拟量输入和电源内阻注意事项
图12
显示在单端模式下，A / D引脚模式。
差模有类似的A / D引脚模式。引线
到模拟输入端应该保持尽可能短。
噪声和数字时钟耦合到A / D输入可
导致转换错误。时钟引线应保持
远离模拟输入线，以减少耦合。 A / D转换
通道输入引脚不具有任何内部输出驱动税务局局长
cuitry连接到它们，因为此电路将加载
该模拟输入信号由于输出缓冲器的漏电流。
DS009425-28
*模拟开关在采样时间只有关闭。
图12. A / D引脚型号（单端模式）
信号源阻抗大于1kΩ的模拟输入
线将在IN-内部RC充电时间造成不良影响
把采样。如图
图12中的
模拟开关
该DAC阵列的2 A / D采样周期期间仅关闭
时间。在模拟输入端较大的源阻抗可能重新
SULT将DAC阵列中的未充电到正确的电压
年龄层次，从而导致大规模的错误。
如果大的源电阻是必要的，推荐的
解决方案是将减速比例的A / D时钟速率来
源电阻。在A / D转换器可以被操作
以最大速度的R
S
小于1千欧。对于R
S
更大
大于1千欧， A / D时钟速度必须减小。为前
充足，其中R
S
= 2 kΩ的，在A / D转换器可以操作
在一半的最大速度。 A / D转换器的时钟速度可能
可以通过增加的A / D预分频器放缓
分频或降低CKI时钟频率。 A / D转换
时钟速度可以降低到它的最低频率
为100kHz。
中断
介绍
每个器件都支持9个向量中断。中断
来源包括定时器0 ，定时器1 ，定时器2 ，定时器3 ，口L
唤醒，软件陷阱， MICROWIRE / PLUS和外部
输入。
所有中断强制跳转到的位置00FF六角程序
内存。在VIS指令可以被用于指向所述
从位置00FF六角相应的服务程序。
软件陷阱具有最高优先级，而默认的
VIS的优先级最低。
每个9屏蔽输入有一个固定的仲裁队列
和载体。
图13
显示中断框图。
23
www.national.com
