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FPGA串行大师
模式概述
任何基于SRAM的FPGA的I / O和逻辑功能由组态成立
化程序。程序被加载或者上电时自动地，或者在
命令，取决于FPGA的模式引脚的状态。在主控模式下， FPGA
自动加载来自外部存储器的配置方案。该AT17LV
串行EEPROM配置已被设计为与主兼容性
串行模式。
本文介绍了Atmel的AT40K ， AT40KAL和AT94KAL应用，
以及赛灵思的应用程序。
控制
CON组fi guration
FPGA器件和AT17LV串行EEPROM之间的大部分连接SIM-
PLE和不言自明。
在AT17LV系列配置器的数据输出驱动器的FPGA器件的DIN 。
主FPGA CCLK输出驱动AT17LV系列的CLK输入
配置器。
任何AT17LV系列配置了CEO的输出驱动器旁边的CE输入
配置EEPROM中的级联链。
SER_EN必须连接到V
CC
（ ISP期间除外） 。
READY（就绪）
(1)
引脚可作为设备的复位的集电极开路指示器
状态;它是驱动为低电平，而该设备在上电复位周期和发布
（三态）时，循环结束。
1.该引脚不适用于AT17LV65 / 128/ 256个设备。
注意：
串行级联
CON组fi guration
EEPROM的
对于配置为菊花链多个FPGA ，或用于需要较大的配置的FPGA
定量的回忆，级联配置器提供了额外的内存。
后从所述第一设备配置的最后一个比特被读出，该时钟信号给配置
声称其CEO输出低，并禁止其数据线驱动器。第二个配置器
认识到它的CE输入低电平，并启用其数据输出。
配置完成后，所有的级联配置器的地址计数器
如果每个配置的RESET / OE是驱动为有效（低）水平复位。
如果地址计数器不被完成时复位，则复位/ OE输入
可将其置于无效（高）级。
AT17LV系列复位
极性
编程模式
该AT17LV系列配置器允许用户为任一复位极性编程
RESET / OE或RESET / OE 。此功能是支持行业标准的程序员
算法。
在编程模式中，通过使SER_EN低输入。在这种模式下，芯片可以
由两线串行总线进行编程。编程完成在V
CC
供应
只。在芯片内部产生编程超电压。
该AT17LV系列配置器进入低功耗待机模式，只要是CE
置高。在这种模式下， AT17LV65 /二百五十六分之一百二十八配置器功耗小于
50 μA的电流，在3.3V （ 100 μA的AT17LV512 / 010和200 μA的
AT17LV002 / 040 ） 。输出保持在高阻抗状态，而不管该状态的
的OE输入。
待机模式
8
AT17LV65/128/256/512/010/002/040
2321E–CNFG–06/03
