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AT17LV65/128/256/512/010/002/040
框图
SER_EN
WP1
(2)
WP2
(2)
电源
RESET
准备
(2)
(1)
注意事项：
1.此引脚仅适用于AT17LV65 / 128/ 256个设备。
2.该引脚仅适用于AT17LV512 / 010 / 002设备。
设备描述
该配置EEPROM的控制信号（ CE ， RESET / OE和CCLK ）接口
直接面对与FPGA器件的控制信号。所有的FPGA器件可以控制
整个配置过程和检索配置EEPROM数据，而不
需要外部智能控制器。
配置EEPROM RESET / OE和CE引脚控制的三态缓冲器
数据输出引脚，使地址计数器。当RESET / OE为高时，
配置EEPROM重置其地址计数器和三态其DATA引脚。行政长官
销还控制AT17LV系列配置器的输出。如果CE是后举行高
在RESET / OE复位脉冲，计数器被禁止，数据输出引脚三 -
说。当OE随后被驱动为低电平，计数器和数据输出引脚是
启用。当RESET / OE再次变高时，地址计数器复位，
数据输出引脚为三态，无论CE的状态。
当配置赶出所有的数据和CEO为低电平时，器件
三态DATA引脚，以避免争用其他配置器。上电时，该
地址计数器会自动复位。
这是默认设置为设备。因为几乎所有的FPGA使用RESET和低
OE高，本文将介绍RESET / OE 。
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2321E–CNFG–06/03
