AD7851
引脚功能说明
针
1
2
助记符
CONVST
忙
描述
转换的开始。逻辑输入。低到这个输入高电平的跳变放采样/保持进入保持模式和
启动转换。当这个输入没有使用，它应该连接到DV
DD
.
忙碌的输出。忙输出触发高由下降沿
CONVST
或上升边缘
CAL ，
和
保持高电平，直到转换完成。 BUSY还用来指示何时AD7851完成
其片上校准序列。
睡眠输入/低功耗模式。为逻辑0时启动睡眠和所有电路断电，包括在 -
ternal参考电压提供没有转换或校准正在进行。校准数据是
保留。逻辑1的结果在正常运行。详细信息请参见掉电部分。
基准输入/输出。该引脚通过一个串联电阻器，连接到内部参考，并且是
参考源的模拟 - 数字转换器。标称参考电压为4.096 V和这种方
梨的脚。该管脚可以由外部参考或过驱动可以作为高为AV
DD
.
当此引脚连接到AV
DD
，那么C
REF1
销还应当拴AV
DD
.
模拟正电源电压， + 5.0V
±
5%.
模拟地。对于采样/保持，参考和DAC的参考地。
参考电容（ 0.01
F
陶瓷盘并联一个470 nF的NPO型） 。这种外部电容
用作电荷源对内部DAC 。该电容应的引脚与AGND之间的捆绑。
参考电容（ 0.01
F
陶瓷盘并联一个470 nF的NPO型） 。这种外部电容
与片上参考结合使用。该电容应的引脚与AGND之间的捆绑。
模拟输入。伪差分模拟输入的正输入端。不能低于AGND或以上
AV
DD
（ - ）时，选择所述单极输入范围随时AlN，并且不能低于。
模拟输入。伪差分模拟输入的负输入端。不能低于AGND或以上
AV
DD
在任何时间。
无连接引脚。
模拟模式引脚。该引脚允许以两种不同的模拟输入范围进行选择。为逻辑0时选择的范围0
到V
REF
（即，AlN （+） - AIN（ - ）= 0至V
REF
） 。在这种情况下， AIN（+ ）不能低于AIN（ - ）和
AIN （ - ）不能低于AGND 。的逻辑1选择范围-V
REF
/ 2到+ V
REF
/ 2（即，AlN （+） - AIN（ - ） =
–V
REF
/ 2到+ V
REF
/ 2）。在这种情况下， AIN（+ ）不能低于AGND使AIN（ - ）需要被偏置到
+V
REF
/ 2 ，让AIN （ +） ，从0 V到+ V
REF
V.
串行时钟的极性。该引脚决定串行时钟（SCLK）的有效边缘。触发该引脚会
反向串行时钟（SCLK）的有效边沿。的逻辑1表示串行时钟（ SCLK ）空闲时为高电平
和逻辑0表示串行时钟（ SCLK ）空闲状态为低电平。最好是参考时序图和
表X的SCLK有效沿。
串行模式选择引脚。该引脚用于与SM2管脚相结合，以提供不同的操作模式
灰表Ⅺ所描述。
串行模式选择引脚。该引脚用于与SM1销一起使用，以得到不同的操作模式
灰表Ⅺ所描述。
校准输入。该引脚具有0.15的内部上拉电流源
A.
该引脚上的逻辑0重置所有
逻辑并启动它的上升沿校准。有一个从连接一个10 nF的电容的选择
这个引脚AGND ，以便在上电时自动自校准。该输入将覆盖所有其他
内部操作。
数字电源电压， + 5.0V
±
5%.
数字地。接地参考点的数字电路。
串行数据输出。的数据输出被提供给该引脚为16位串行字。
串行数据输入。将要写入的数据被施加到该引脚串行形式（ 16位字） 。该引脚可以充当
作为输入引脚或I / O引脚取决于串行接口模式的部分是（见表十一）。
的主时钟信号的装置（ 6兆赫或7兆赫） 。设置了转化率和校准时间。
串行口的时钟。逻辑输入/输出。 SCLK引脚配置为输入或输出，取决于
式串行数据传输（自计时或外部时钟）的已被选择的SM1和
SM2引脚。在SCLK空闲状态为高电平或低电平根据极性引脚的状态。
该管脚可以是输入电平触发的活性低（类似于一个芯片在一种情况下，并产生一个帧同步选择
在其他）或输出（类似于帧同步）销取决于SM1 ， SM2 （见表Ⅺ） 。
3
睡觉
4
REF
IN
/
REF
OUT
5
7
8
9
10
11
13
AV
DD
C
REF1
C
REF2
AIN（+ ）
AIN（ - ）
NC
AMODE
6 ， 12 AGND
14
极性
15
16
17
SM1
SM2
CAL
18
19
20
21
22
23
DV
DD
DGND
DOUT
DIN
CLKIN
SCLK
24
SYNC
–8–
REV 。一
