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ST72F324L ， ST72324BL
12.12 10位ADC特性
除一般的工作条件V
DD
, f
中央处理器
和叔
A
除非另有规定ED 。
符号
f
ADC
V
AREF
V
艾因
参数
ADC时钟频率
模拟参考电压
1)
2)
条件
民
0.4
V
DD
V
SSA
典型值
最大
1
V
DD
V
AREF
1
单位
兆赫
V
A
A
k
pF
Hz
pF
s
1/f
ADC
转换电压范围
I
LKG
正输入漏电流模拟
-40°C≤T
A
≤85°C
范围
输入
ROM设备：负输入端漏电
目前的模拟引脚
5)
外部输入阻抗
模拟输入外部电容
变异频率。模拟输入信号的
内部采样和保持电容器
转换时间（采样+保持）
f
中央处理器
= 4MHz时， SPEED = 0，F
ADC
=1MHz
- 无采样电容负载周期
- 保持转换周期的第
12
15
4
11
V
IN
＆ LT ;
V
SS,
| I
IN
| < 400μA
相邻的模拟引脚
5
6
SEE
图77
和
科幻gure
78
2)3)4)
R
艾因
C
艾因
f
艾因
C
ADC
t
ADC
t
ADC
图77.
艾因
最大。 VS F
ADC
用C
艾因
=0pF
3)
45
40
图78.推荐
艾因
＆放大器;
AIN values.4 ）
1000
该隐10 nF的
100
马克斯。
艾因
（欧姆）
马克斯。
艾因
（欧姆）
35
30
25
20
15
10
5
0
0
10
30
70
该隐22 nF的
该隐47 nF的
1兆赫
10
1
0.1
0.01
0.1
1
10
C
寄生
（PF ）
f
艾因
（千赫）
注意事项：
1.当V
AREF
和V
SSA
引脚不可用的引脚配置，ADC指的是V
DD
和V
SS
.
2.任何添加的外部串联电阻将降低ADC的精度（尤其是超过10kΩ的电阻较大） 。数据
根据表征结果，而不是在生产测试。
3. C
寄生
表示印刷电路板的电容（依赖于焊接和PCB布局质量）加衬垫钙
pacitance （ 3pF的） 。的高C
寄生
值将降低转换精度。为了解决这个问题，女
ADC
应减少。
4.该图显示，这取决于输入信号的变化（六
艾因
), C
艾因
可以增加为稳定时间和
降低到允许使用较大的串联电阻的（R
AIN ）
.
ROM设备的5，模拟输入端被设计为负电流宽容。在闪存设备，注入负
电流上的任何模拟输入引脚显著降低了对任何AN-正在执行的任何转换精度
考勤输入。
模拟引脚可通过添加被保护，免受负喷射
肖特基二极管（引脚接地） 。
注入负
目前的数字输入
引脚
降低特别是如果在销接近模拟输入引脚进行ADC的精度。
因为我规定的范围内的任何积极的注入电流
INJ （ PIN）
和
ΣI
INJ （ PIN）
in
12.8节
不影响ADC
准确度。
132/151
1
