TDA7330B
电气特性
（续）
措施
A
B
C
F1 （千赫）
56.5
56
55.5
F2 （千赫）
57
57
57
F3 （千赫）
57.5
58
58.5
??博士
最大
<5°
<7.5°
<10°
注（ 2 ） ：
这是第3谐波（ 57KHz带）必须小于-40dB在相对于输入信号的19KHz的加增益。
图2：
RDS时序图
输出时序
所生成的1187.5Hz输出时钟（ RDCL
线）被同步到接收的数据。
据内部PLL锁定状态这
图3：
测试电路
在下降或CAN数据变化结果
时钟上升沿。
取时钟沿所使用的解码器（利培
荷兰国际集团或下降沿）的数据有效期为
416.7
微秒
之后，时钟跳变。
4/9
