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附录A
SCLK / VCLK和TMS340x0
而TLC34075 SCLK和VCLK输出的兼容性设计，所有的图形系统，他们
还紧密结合的TMS340x0图形系统处理器。的所有定时要求
TMS340x0已被考虑。然而，有需要就进行说明几点
到的应用程序。
VCLK
在TMS340x0所有的视频控制信号（即空白， HSYNC和VSYNC ）被触发，
从VCLK的下降沿产生的。该TLC34075使用下降沿取样的事实和
锁存空白的输入为用户提供了最大的自由度选择VCLK和互连的频率
与TMS340x0 GSP的TLC34075无胶合逻辑。不用说，在VCLK的频率需要
被选择为与由TMS340x0所需的最低VCLK的周期相兼容。
在TMS340x0 ，同样VCLK下降沿产生空白请求屏幕刷新。如果VCLK
周期比16 TQS （TQ是TMS340x0 CLKIN的周期）越长，则有可能是最后的SCLK
脉冲可能被错误地用于VRAM的数据从存储器连同最后传送到移位寄存器
像素转移。所述第一SCLK的脉冲的下一个扫描行会再移位的第一个像素数据输出管
并且画面然后将错误地从第二像素开始。
SCLK和SFlag的
该TLC34075 SCLK信号是电流-10和慢VRAMs兼容。当分裂移位寄存器
传输时， 1个SCLK的脉冲，必须经常移位寄存器传输和之间产生
分裂移位寄存器传输，以确保正确的操作。该SFlag的输入被设计用于此目的。 SFlag的
可以从一个可编程逻辑阵列由TR / QE信号的上升沿被生成并触发或
常规的移位寄存器传输周期的RAS信号的上升沿。 TR / QE可以，如果使用
从当VRAM的TRG信号变为高电平到SCLK最小延迟变高可以通过满足
可编程逻辑阵列的延迟;否则， RAS都可以使用。
A–1
