TPS70745 ， TPS70748 ， TPS70751 ， TPS70758 ， TPS70702
双输出低压差稳压器
与POWER UP测序SPLIT电压DSP系统
SLVS291 - 2000年5月
应用信息
序列的时序图（续）
应用条件在框图中未示出：
V
V
IN1
和V
IN2
被绑定到相同的固定输入
电压大于V
UVLO
;序列是依赖于
逻辑高电平; PG1被绑定到MR2 ; MR1最初处于
逻辑高，但最终被触发。
时序图的说明：
VIN2
I
VIN1
0.1
F
TPS707xxPWP
（固定输出选项）
VOUT1
VSENSE1
PG1
MR2
MR2
VOUT1
10
F
250 k
EN最初高;因此，无论是监管者
起飞和PG1和RESET处于逻辑低电平。同
0.1
F
RESET
RESET
当EN取序列在逻辑高，低电平，V
OUT2
开启。 V
OUT1
V打开后
OUT2
达到83 ％
MR1
其稳定的输出电压。当V
OUT1
MR1
EN
EN
2V
达到95 ％的稳压输出电压， PG1的
→2 V
0.7 V
（绑MR2 ）变为逻辑高电平。当两个V
OUT1
VSENSE2
<0.7 V
和V
OUT2
达到95 ％，其各自的
SEQ
稳压输出电压和两个MR1和MR2
VOUT2
VOUT2
（绑PG1 ）处于逻辑高电平， RESET被拉到
10
F
逻辑的120毫秒的延迟后高。当MR1是
取低， RESET返回逻辑低，但
输出保持稳压。当MR1返回到逻辑高时，由于这两个V
OUT1
和V
OUT2
仍高于
95 ％的各自的稳压输出电压和MR2 （绑PG1 ）保持在逻辑高电平， RESET拉
逻辑120毫秒的延迟后高。
EN
SEQ
VOUT2
95%
83%
95%
83%
VOUT1
PG1
MR1
MR2
（ MR2绑PG1 ）
RESET
t1
（见注一）
120毫秒
120毫秒
注一： T1 - 时间在这两个VOUT1和VOUT2大于PG阈值和MR1为逻辑高电平。
图38.时序当MR1被触发
邮政信箱655303
达拉斯，德克萨斯州75265
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