科通
哈
公司
规定如下连接相应的电缆
正确操作。
2.6
LOOPBACK - TEST 2
BERT发射器的连接：
- S_UDATA （ SMA J1 ） ：从BERT数据输入
发射机
- S_UCLK （ SMA J3 ） ：从BERT时钟输入
发射机
- CLK_SYNC （ SMA J2 ） ：可选的时钟要求
BERT发射机
相同的系统构成测试1，这
环回测试使用（ 16,11 ）
3
TPC码。
2.7
LOOPBACK - 测试3
BERT接收器连接：
- S_DDATA （ SMA J4 ） ：数据输出到BERT
接收器
- S_DCLK （ SMA J6 ） ：时钟输出到BERT
接收器
注意：
电缆长度S_UDATA和S_UCLK
应该是大致相同的长度
屏蔽同轴电缆（推荐RG58C / u或
相当于咗= 50欧姆） 。电缆S_DDATA
和S_DCLK应该大致相同
长度。 （最大长度4英尺）
此测试实现（128 ， 120）
2
代码，在
50.06 Mb / s的信道速率，则可以把两个分开的
通道时钟和有效载荷时钟。在船上
合成器的使用和锁定到其相应的
信道速率位时钟。
相同的系统构成试验1除
以下：
1 ）断开电缆S_DCLK_IN （ J13 ）
2 ）将跳线JP8到引脚5,6
2.8
环回测试4
通道时钟源：
CSCLK （ SMA J9 ） ：连接至外部时钟
源频率= 50.06 MHz的。
频率比这个其他都需要改变
对于编码器有效载荷时钟的4字节值
合成中命名的软件脚本
TEST1.AHA.
通道环回电缆
- 连接S_ECLK （ SMA J10 ） ，以S_CCLK （ SMA
J7)
- 连接S_EDATA （ SMA J8 ）到S_CDATA
（ SMA J5 ）
- 连接CLK_SYNC （ J2 ）来S_DCLK_IN （ J13 ） 。
这允许使用的编码器合成器
为有效载荷速率时钟源。
这是一个通过性试验需要一个时钟
来源所有通道时钟和负载侧
时钟并运行在任何频率高达160 MHz的。
相同的系统构成试验1除
以下：
1） CLK_SYNC （SMA J2）未使用。连
在BERT发送时钟请求
到信道比特时钟源。
2.9
LOOPBACK - 测试5
此试验使用相同的系统配置
测试1.它是一种高速， 160 Mb / s的信道速率
测试用的（ 16,11 ）
3
TPC码和有效载荷数据
率51.75 Mb / s的。解码器迭代被设置为3 。
图3：
编码/解码环路 - 测试1
数据通路
BERT
TX
编码器
8
8
有效载荷
通道
环回
电缆
BERT
RX
8
解码器
8
AHA4540 - EVB
JP7跳线设置： （ 2-3）
JP8跳线设置： （ 2-3）
第37 6
科通通信有限公司的子公司
PS4540evb_0802
