位置：首页 > IC型号导航 > 首字符X型号页 > 首字符X的型号第75页 > XC2V1000-6FG456C > XC2V1000-6FG456C PDF资料 > XC2V1000-6FG456C PDF资料5第20页
R
的Virtex -II FPGA平台：产品详细描述
可配置逻辑块（CLB ）
在Virtex -II可配置逻辑块（ CLB ）组织
在一个阵列和用于构建组合和同步的
理性逻辑设计。每个CLB元素被绑定到交换机
矩阵访问一般的路由矩阵，如图
图14 。
一个CLB元件包括4片相似，与
在CLB内快速局部反馈。四片被分割
在两片具有两个独立的进两列
逻辑链，一个共同的换挡链。
TBUF X0Y1
TBUF X0Y0
COUT
切片
X1Y1
切片
X1Y0
移
切片
X0Y1
切片
X0Y0
CIN
CIN
快
连接
邻居
DS031_32_101600
CON连接gurations
查表
的Virtex-II函数发生器被实现为4输入
查找表（LUT） 。四个独立的输入是亲
单元提供了每一个切片在两个函数发生器（ F和
G） 。这些函数发生器均能够对imple-
门庭四任任意定义布尔函数
输入。的传播延迟，因此独立的
该功能实现的。从功能gener-信号
ators可以退出切片（ X或Y输出端） ，可以输入的异或
专用门（见算术逻辑） ，或输入随身携带的逻辑
多路复用器（见图快速先行进位逻辑） ，或饲料为D
存储元件的输入，或者去MUXF5 （不
所示
图16）。
除了基本的LUT ，在Virtex -II片含有
逻辑（ MUXF5和MUXFX多路复用器），结合
函数发生器提供了五，六的任何功能，
7 ，或八个输入。该MUXFX要么MUXF6 ，
根据所考虑的切片MUXF7或MUXF8
CLB 。选择的功能多达九个输入（ MUXF5多
多路复用器）可以在一个片来实现。该MUXFX可以
还可以是MUXF6 ， MUXF7 ，或MUXF8复用器映射
六，七或八个输入和选择的任何职能
宽的逻辑功能。
注册/锁存
在Virtex -II的切片的存储元件可以被配置
无论是作为边沿触发的D型触发器或电平敏感
略去锁存器。的D输入端可以由X或Y直接驱动
输出通过对DX或DY输入，或由片投入bypass-
荷兰国际集团通过BX或输入的函数发生器。时钟
使能信号（ CE ）为高电平有效默认。如果留不整合
已连接，时钟使能该存储单元默认
活动状态。
除了时钟（CK）和时钟使能（CE ）信号
每片已置位和复位信号（ SR和BY片
输入） 。 SR力存储元件进入状态试样
由属性SRHIGH或SRLOW田间。 SRHIGH部队
逻辑“1”时， SR被置为有效。 SRLOW强制为逻辑“ 0”。
当SR被使用时，一个第二输入端（ BY）强制存储
元成相反状态。复位条件为预
优势超过了设定的条件。 （见
图17. ）
配置或全局初始状态后的初始状态是
由一个单独的INIT0和INIT1属性定义。默认情况下，
设置SRLOW属性集INIT0 ，并设置
SRHIGH属性设置INIT1 。
开关
矩阵
COUT
图14：
的Virtex -II CLB元
片说明
每个切片包含两个4输入函数发生器，携带
逻辑，算术逻辑门，全功能和多路复用器
两个存储单元。如图
图15中，
每个4输入
函数发生器是可编程为一个4输入LUT ， 16
分布式SelectRAM存储器的位，或16位的VARI-
能抽头移位寄存器的元素。
从函数发生器中的每个片段的驱动器的输出
片输出端和存储元件的D输入端二者。
图16
示出了单个片的更详细的视图。
RAM16
ORCY
MUXFx
SRL16
LUT
G
RAM16
MUXF5
SRL16
LUT
F
CY
注册
CY
注册
对于每个切片，设置和复位，可以设定为同步
或异步的。 Virtex-II器件还具备的能力
设置SRHIGH和SRLOW的INIT0和INIT1独立。
控制信号时钟（CLK） ，时钟使能（CE）和
置位/复位（SR）是共同的其中之一或两者的存储元件
片。所有的控制信号中具有独立的极性。任何
逆变器放置在一个控制输入端被自动吸收。
www.xilinx.com
1-800-255-7778
4模块2
12
算术逻辑
DS031_31_100900
图15：
的Virtex-II片配置
DS031-2 （ V3.0 ） 2003年8月1日
产品speci fi cation
