LTC4221
应用S我FOR ATIO
1 2
V
CCN
V
CCn的（ UVL ）
3 4
ON1
0.851V
定时器
1.234V
1.9A
GATE1
V
OUT1
PWRGD1
ON2
GATE2
V
OUT2
UVLO
RESET
初始
定时
通道1
启动
通道2
启动
正常
图3.顺序开启/关闭电源时序波形
连续功率从时间点4至8和一个
sequential掉电的时间点设定9
11。要做到这一点的电路需要的功能
在PWRGD1引脚和将会在下一节。
该电路如图2a中的一个子板与坐
交错引脚上的边缘连接器。电源电压和
接地连接被连接到长边连接器
销，而这两个引脚都连接到一个短边
通过一个电阻分压器连接器的插针。直到CON组
接器完全对接， ON1被拉低，同时拥有
通道处于复位状态。当连接器具有
正确就位时， ON引脚上面0.851V和拉
初始定时周期开始。这个周期是由任何重新启动
在ON引脚在其关闭的阈值和转换
增加了进一步的延迟插件瞬变死光
才允许启动周期。典型应用
电路本数据手册的第一页上显示了相似的
14
U
5 6 7
8
9 10 11
0.821V
0.4V
20A
20A
9.5A
V
TH
V
FB1
= 0.620V
V
FB1
= 0.617V
放电
通过负载
100A
0.851V
0.821V
9.5A
V
TH
放电
通过负载
4221 F03
W
U U
100A
关闭
CHANNEL 1关
CHANNEL 2师范大学
考虑在其PCB边缘连接器的设计，
并连接到ON1和ON2行为的电阻分压器
作为外部UVLO覆盖内部之一。一个RC
过滤器可以在ON1引脚被加入，以使延迟时间
在卡插入，使总线电源瞬变稳定下来。
FB和PWRGD引脚功能
每个FB引脚用来检测欠压和过压
在其信道的输出电压（V
OUT
）通过一个电阻
分频器。每个FB引脚具有欠压比较器
高到低门槛的0.617V和3mV的迟滞。
这个比较器的输出控制所述信道的
开漏PWRGD输出。在UVLO期间，这两个PWRGD
引脚被拉低内部N沟道MOSFET上拉
起伏。由于两个通道出来UVLO ，控制权
PWRGD1传递给FB1and控制PWRGD2来FB2 。
每个PWRGD引脚可以连接到一个上拉电阻，以
4221f
