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7A
CY2277A
奔腾
/ II ， 6X86 ， K6时钟合成器/驱动器，用于台式机/
移动PC采用Intel
82430TX和2个DIMM或3 SO- DIMM内存模块
特点
混合2.5V和3.3V工作电压
完整的时钟解决方案，以满足养老金需求
氚
，奔腾
二， 6X86 ，或K6主板
- 4个CPU时钟在2.5V或3.3V
- 最多八个3.3V的SDRAM时钟
- 七3.3V PCI同步时钟，一次免费
运行
- 两个3.3V USB / IO时钟的48或24 MHz时，可选择
通过串行接口
- 一个2.5V IOAPIC时钟频率为14.318兆赫
- 两个3.3V参考。时钟在14.318兆赫
工厂EPROM可编程CPU ， PCI和USB / IO
时钟频率为自定义配置
工厂EPROM可编程的输出驱动器和转换
率EMI定制
模式使能引脚CPU_STOP和PCI_STOP
SMBus串行接口配置
提供节省空间的48引脚SSOP和TSSOP
包。
该CY2277A具有掉电， CPU停止和PCI止动销
电源管理控制。在CPU停止和PCI站
由MODE引脚来控制。它们的复用
SDRAM时钟输出，并且被选择时，模式引脚
被拉低。此外，这些输入是同步
片上，从而实现无干扰的过渡。当
CPU_STOP输入后，可将CPU的输出驱动
低。当PCI_STOP输入被认定时，在PCI输出
（除自由运行的PCI时钟）被驱动为低电平。最后，
当PWR_DWN引脚置位，参考振荡器
和PLL被关闭，所有输出驱动为低电平。
该CY2277A输出设计用于低EMI辐射。
控制上升和下降时间，唯一的输出驱动电路和
工厂EPROM可编程的输出驱动器和压摆率恩
能够优化配置的EMI控制。
CY2277A选择指南
时钟输出
的CPU （60， 66.6兆赫）
CPU （ 33.3 ， 66.6兆赫）
CPU （ SMBus的选择 -
能）
PCI （ CPU / 2 ）
SDRAM
USB / IO （ 48或24兆赫）
IOAPIC （ 14.318兆赫）
参考文献（ 14.318兆赫）
CPU -PCI延迟
注意：
1.一个自由运行PCI时钟。
-1/-1M
4
--
--
7
[1]
6/8
2
1
2
-3
--
4
--
7
[1]
6/8
2
1
2
-7M
4
--
--
7
[1]
6/8
2
1
2
<1 NS
-12/
-12M/
-12I
4
--
--
7
[1]
6/8
2
1
2
1-4 NS
功能说明
该CY2277A是一个时钟合成器/驱动器，用于奔腾，戊
氚二， 6X86和K6设计与Intel便携式电脑
82430TX或类似的芯片组。有三种可用的选项
如图所示选择指南
在2.5V的CY2277A输出4个CPU时钟或3.3V最多
9种可选频率。有多达八个3.3V
SDRAM的时钟和7个PCI时钟，在二分之一的运行
CPU时钟频率。其中一个PCI时钟是自由运行。
此外，该部分输出两个3.3V的USB / IO时钟的48
兆赫或24兆赫， 1 2.5V IOAPIC时钟在14.318兆赫，并且
2 3.3V基准时钟在14.318兆赫。在CPU ， PCI ，
USB和IO时钟频率出厂EPROM编程
梅布尔轻松定制与快速周转时间。
1-6纳秒1-6纳秒
逻辑框图
IOAPIC （ 14.318兆赫）
V
DDQ2
文献[ 0-1 ]
(14.318)
引脚配置
SSOP
顶视图
REF1
REF0
V
SS
XTALIN
CPUCLK[0–3]
XTALOUT
模式
V
DDQ3
V
DDCPU
PCICLK_F
PCICLK0
SDRAM[0–5]
V
SS
PCICLK1
SDRAM6/CPU_STOP
PCICLK2
PCICLK3
PCICLK4
SDRAM7/PCI_STOP
V
DDQ3
PCICLK5
V
SS
SEL
PCI[0–5]
SDATA
SCLK
PCICLK_F
V
DDQ3
USBCLK / IOCLK [ 0 ： 1 ]
USBCLK / IOCLK
USBCLK / IOCLK
V
SS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
AV
DD
PWR_SEL
V
DDQ2
IOAPIC
PWR_DWN
V
SS
CPUCLK0
CPUCLK1
V
DDCPU
CPUCLK2
CPUCLK3
V
SS
SDRAM0
SDRAM1
V
DDQ3
SDRAM2
SDRAM3
V
SS
SDRAM4
SDRAM5
V
DDQ3
SDRAM6/CPU_STOP
SDRAM7/PCI_STOP
AV
DD
XTALIN
XTALOUT
中央处理器
PLL
停止
逻辑
SEL
模式
EPROM
SYS
PLL
/2
延迟
停止
逻辑
串行
接口
控制
逻辑
分而
MUX逻辑
PWR_DWN
SCLK
SDATA
赛普拉斯半导体公司
文件编号： 38-07332修订版**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年12月7日
CY2277A-1,-1M,-3,-7M,-12,-12M,-12I
14.318
兆赫
OSC 。
