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应用提示
（续）
宽度如果这不能提供足够的数据，在保持时间
在写入周期结束时的负边沿触发的单
快照可以包含在系统写选通之间
DAC的WR引脚说明了这一点
图6
为
示范系统，该系统提供了一个250 ns的WR选通时间
仅为10毫微秒的数据保持时间
适当的数据建立时间之前，所述闩锁边缘（低
在WR信号的高转换） ，如果WR投保
脉冲宽度是在规格范围内的数据是有效的总线上
DAC的WR选通脉冲的持续时间
1 9数字信号馈通
一个典型的微处理器是一个巨大的潜在来源
的可被耦合到敏感的高频噪声
模拟电路中的数据和地址总线的快速边沿
信号产生的10的兆的频率分量
赫兹，并可能导致快速瞬变出现在DAC
即使当数据被内部地锁存输出
在低频或直流应用程序可以低通滤波
减少的任何快速瞬变的幅度，这是最
过度补偿DAC输出轻松实现
放大器通过增加反馈电容的值
在要求从一个快速输出响应的应用程序
DAC和运算放大器的滤波可能是不可行的。在此情况下
数字信号可以从DAC完全隔离
电路通过使用DM74LS374的锁存直到一个有效
CS信号被施加到更新DAC这示于
图7
作为DM81LS95单TRI -STATE数据缓冲区等
可用于分离的系统中任何数量的DAC的
图8
显示了这种隔离电路和解码硬件
洁具的多个DAC的模拟输出卡上拉电阻
器被用于在缓冲输出限制的阻抗在
如果未选择该卡的DAC数字输入
此卡的独特的特点是，将DAC XFER选通脉冲
通过数据总线控制。这允许非常灵活的更新
模拟输出的经传送字的任何组合的
这将包含一个零在分配给该比特位置
任何所需的DAC的改变到一个新的输出值
TL 5690-13
图7隔离数据总线从DAC电路，消除数字噪声耦合
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