飞利浦半导体
产品speci fi cation
数字伺服处理器和光盘
解码器（ CD7 ）
7.3
数据限幅器和时钟再生
7.4
7.4.1
解调器
F
RAME SYNC保护
SAA7370A
该SAA7370A具有集成限幅电平比较器
这可以通过在晶体频率的时钟作为时钟源，或
8倍的晶振频率时钟（如果SELPLL设置高
而使用8.4672 MHz晶体，并注册4集
到0XXX ） 。限幅电平是由一个内部电流控制
的控制下施加到一个外部电容器源
数字锁相环（ DPLL ）的。
比特时钟的再生，实现了内部
全数字锁相环。无需外部元件是必需的，
比特时钟不被输出。 PLL具有两个寄存器
（ 8和9） ，用于选择的带宽和均衡。
对于某些应用一个偏离光道的输入是必要的。
这是在内部从所述伺服部分连接（其极性
可以通过foc_parm1参数被改变） ，但也可以是
通过V1引脚输入，如果选择寄存器C.如果该标志是
高电平时， SAA7370A将假设它的伺服部分是
下面在错误的轨道，并将旗下所有传入的HF
数据是不正确的。
双定时系统是用来保护所述解调器
从串行数据中的错误的同步模式。
主计只如果复位：
一个偶然的同步检测;同步模式出现
588
±1
后的前一同步模式的EFM时钟
新的同步模式中检测到
±6
的EFM时钟
其预期的位置。
同步符合信号也被用来产生
PLL锁定信号，该信号是高电平有效后1个同步
巧合的发现和复位低，如果在61
连续的帧不同步重合是发现。
PLL锁定信号可以经由SDA被访问或
STATUS引脚通过寄存器2和7选择。
在解调器还整合是一个运行长度2
（ RL2 ）校正电路。检测为RL2每一个符号会
推回RL3 。要做到这一点，两者的相位误差
在RL2上符号的边缘进行比较，并将校正
在具有最高错误概率的一侧被执行。
7.4.2
EFM
解调
在14位的EFM数据和子码字被译码成
8位码元。
水晶
时钟
1 nF的
HF
输入
22 pF的
HFREF
22 k
22 k
100
nF
VSSA
ISLICE
100
A
IREF
1/2VDD
100
A
VSS
VDD
MBG397
HFIN
D
Q
1 nF的
DPLL
100 nF的
V
SSA
图5的数据限幅器示出典型的应用程序组件（对于n = 4）。
1998年02月26日
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