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2005年7月
修订版0.4
框图
CCLK0
CCLK1
CCLK_SEL
V
CC
25K 0
V
CC
25K 1
CLK
CLK-2
0
1
QA0
QA1
QA2
QB0
QB1
QB2
ASM2I99446
25K
0
1
QC0
fsela
fselb
fselc
MR / OE
0
25K
25K
25K
25K
1
QC1
QC2
QC3
引脚配置
32 - 引脚封装引脚 - 顶视图
GND
GND
QB1
QB2
24 23 22 21 20 19 18 17
V
CCA
QA2
GND
QA1
V
CCA
QA0
GND
MR / OE
25
26
27
28
29
30
31
32
1
2
3
4
5
6
7
8
16
15
14
QC3
GND
QC2
V
CCC
QC1
GND
QC0
V
CCC
ASM2I99446
V
建行
V
CCC
13
12
11
10
9
GND
QB0
V
建行
CCLK_SEL
CCLK1
CCLK0
2.5V和3.3V LVCMOS时钟分配缓冲区
注意：本文档中的信息如有更改，恕不另行通知。
fsela
fselb
fselc
V
CC
2 14
