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á
REV 。 4.2.0
ST16C1450/51
2.97V至5.5V UART
引脚说明
N
AME
28-P
IN
28-P
IN
28-P
IN
PDIP
PDIP PLCC
(1450) (1451) (1450)
28-P
IN
PLCC
(1451)
48-P
IN
TQFP
(145X)
T
YPE
D
ESCRIPTION
数据总线接口
A0
A1
A2
D0
D1
D2
D3
D4
D5
D6
D7
IOR ＃
21
20
19
1
2
3
4
5
6
7
8
16
21
20
19
1
2
3
4
5
6
7
8
15
21
20
19
1
2
3
4
5
6
7
8
16
21
20
19
1
2
3
4
5
6
7
8
15
30
28
27
43
45
46
47
3
4
5
6
20
I
地址数据线[2：0 ] 。 A2 ： A0选择内部UART的
CON组fi guration寄存器。
I / O
数据总线[ 7 ： 0 ] （双向） 。
I
输入/输出读（低电平有效） 。下降沿鼓动
内部读周期，并从检索数据字节
，地点：指由地址线[ A0 A2 ]内部寄存器
它的数据总线上，以允许主处理器读它上
前缘。
输入/输出写（低有效）。下降沿鼓动
内部写入周期和边缘传输上升
在数据总线上的数据字节，以指向的内部寄存器
地址线[A2 ： A0 ] 。
片选输入端（低电平有效） 。该引脚上选择一个逻辑0
该ST16C145X设备。
中断输出（三态，高电平有效） 。 INT输出
默认为三态模式，并成为活跃在高
MCR位- 3被设定为逻辑1。 INT输出变为逻辑
当中断的中断使能高位
使能寄存器（ IER ） ，每当发射器，
接收机中，线和/或调制解调器状态寄存器具有活性
条件。
IOW ＃
14
13
14
13
17
I
CS ＃
INT
11
18
11
18
11
18
11
18
9
23
I
O
调制解调器或串行I / O接口
TX
10
10
10
10
8
O
传输数据。这个输出与个体相关联的
从145X串行发送信道的数据。 Tx信号
将被复位时为逻辑1 ，空闲（无数据）时，或者当
发送器禁用。在本地环回模式下，
TX输出引脚被禁止和TX数据在内部CON-
已连接到UART RX输入。
接收数据。此输入与单独的序列相关联的
信道的数据到145X 。正常的接收到的数据输入空转
逻辑1状态。这个输入必须连接到其空闲
逻辑状态，逻辑1 ，否则该接收器可以报告“接收
断“和/或”错误“ （多个）条件。
RX
9
9
9
9
7
I
5
