AD9866
串行端口时序规范
表5 ：AVDD = 3.3V ±5％， DVDD = CLKVDD = DRVDD = 3.3V ±10％ ，除非另有说明
参数
写操作（参见图46 ）
SCLK时钟速率（F
SCLK
)
SCLK时钟高电平（T
HI
)
SCLK时钟低（T
低
)
SDIO到SCLK建立时间（T
DS
)
SCLK为SDIO保持时间（T
DH
)
SEN到SCLK建立时间（T
S
)
SCLK为SEN保持时间（T
H
)
读取操作（参见图47和图48 ）
SCLK时钟速率（F
SCLK
)
SCLK时钟高电平（T
HI
)
SCLK时钟低（T
低
)
SDIO到SCLK建立时间（T
DS
)
SCLK为SDIO保持时间（T
DH
)
SCLK为SDIO （或SDO ）数据有效时间（t
DV
)
森SDIO输出有效为Hi -Z （T
EZ
)
温度
满
满
满
满
满
满
满
满
满
满
满
满
满
满
考试级别
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
民
典型值
最大
32
14
14
14
0
14
0
32
14
14
14
0
14
2
单位
兆赫
ns
ns
ns
ns
ns
ns
兆赫
ns
ns
ns
ns
ns
ns
半双工数据接口（ ADIO PORT ）时序规范
表6 ：AVDD = 3.3V ±5％， DVDD = CLKVDD = DRVDD = 3.3V ±10％ ，除非另有说明
参数
读取操作（参见图50）
输出数据速率
三态输出使能时间（t
PZL
)
三态输出禁止时间（t
PLZ
)
接收数据有效时间（t
DV
)
接收数据输出延迟（T
OD
)
写操作（参见图49 ）
输入数据速率（ 1 ×插值）
输入数据速率（ 2 ×插值）
输入数据速率（ 4 ×插值）
TX数据建立时间（T
DS
)
TX数据保持时间（t
DH
)
锁存使能时间（t
EN
)
锁存器禁用时间（t
DIS
)
温度
满
满
满
满
满
满
满
满
满
满
满
满
考试级别
II
II
II
II
II
II
II
II
II
II
II
II
民
5
80
3
3
4
20
10
5
12.5
0
3
3
典型值
最大
80
单位
MSPS
ns
ns
ns
ns
80
80
50
MSPS
MSPS
MSPS
ns
ns
ns
ns
第0版|第48 7
